在例化PLL IP核時，有四種工作模式：
1、 標準模式
在標準模式下，PLL對GCLK網絡所產生的延遲進行完全補償。標準模式中的內部時鐘是與輸入時鐘管腳相位對齊的。在此模式中，外部時鐘輸出管腳會產生相對於時鐘輸入管腳的相位延遲。因此，這種模式一般用於產生FPGA內部用時鐘，但一般不將時鐘輸出給FPGA外部使用。 標準模式下PLL時鐘之間的相位關係如下圖所示。
2、源同步模式
如果數據和時鐘同時到達輸入管腳，那麼在I/O單元輸入寄存器的數據與時鐘端口，數據與時鐘之間的相位關係保持不變。此模式可用於源同步數據傳輸，只要I/O單元上的數據與時鐘都使用同一I/O標準，這兩個信號就會經歷類似的緩衝器延遲。
源同步模式對時鐘網絡延遲進行補償，包括下面兩條路徑之間的延遲差異：
(1)數據管腳到I/O單元寄存器的輸入
(2)時鐘輸入管腳到PLL PFD輸入
在QuartusII 軟件中，需將I/O單元中的寄存器延時鏈的輸入管腳設置成零，以用於源同步模式PLL鎖定的所有數據管腳。所有數據管腳必須使用QuartusII 軟件中的PLL COMPENSATED logic選項。
3、零延遲緩衝模式
在該模式下，外部時鐘輸出管腳與時鐘輸入管腳是相位對齊的，沒有延遲。當使用該模式時，需要在輸入時鐘與輸出時鐘上使用同一I/O標準，以確保輸入與輸出管腳上的時鐘對齊。因此，這種模式一般用於FPGA給外部輸出時鐘信號。 在該模式下，PLL時鐘之間的相位關係如下圖所示。
4、無補償模式
在該模式下，PLL不對任何時鐘網絡進行補償。這種模式能提供更佳的抖動性能，因爲反饋到PFD中的時鐘不經過某些電路。相對PLL輸入，PLL內部以及外部時鐘輸出均有相位偏移。因此，一般不選用這種模式。在該模式下，PLL時鐘之間的相位關係如下圖所示。
