如果需要頻率和相位動態重配置，則可以選用DCM_ADV原語；如果需要相位動態偏移，可使用DCM_PS原語。
其Verilog的例化代碼模板爲：
// DCM_BASE: 基本數字時鐘管理電路（Base Digital Clock Manager Circuit）
// 適用芯片：Virtex-4/5
// Xilinx HDL庫嚮導版本，ISE 9.1
DCM_BASE #(
.CLKDV_DIVIDE(2.0),
// CLKDV分頻比可以設置爲: 1.5,2.0,2.5,3.0,3.5,4.0,4.5,5.0,5.5,6.0,6.5
// 7.0,7.5,8.0,9.0,10.0,11.0,12.0,13.0,14.0,15.0 or 16.0
.CLKFX_DIVIDE(1), // Can be any integer from 1 to 32
// CLKFX信號的分頻比，可爲1到32之間的任意整數
.CLKFX_MULTIPLY(4),
// CLKFX信號的倍頻比，可爲2到32之間的任意整數
.CLKIN_DIVIDE_BY_2("FALSE"),
// 輸入信號2分頻的使能信號，可設置爲TRUE/FALSE
.CLKIN_PERIOD(10.0),
// 指定輸入時鐘的週期，單位爲ns，數值範圍爲1.25~1000.00。
.CLKOUT_PHASE_SHIFT("NONE"),
// 指定移相模式，可設置爲NONE或FIXED
.CLK_FEEDBACK("1X"),
// 指定反饋時鐘的頻率，可設置爲NONE、1X或2X。相應的頻率關係都是針對CLK0而言的。
.DCM_PERFORMANCE_MODE("MAX_SPEED"),
// DCM模塊性能模式，可設置爲 MAX_SPEED 或 MAX_RANGE
.DESKEW_ADJUST("SYSTEM_SYNCHRONOUS"),
// 抖動調整，可設置爲源同步、系統同步或0~15之間的任意整數
.DFS_FREQUENCY_MODE("LOW"),
// 數字頻率合成模式，可設置爲LOW或HIGH 兩種頻率模式
.DLL_FREQUENCY_MODE("LOW"),
// DLL的頻率模式，可設置爲LOW、HIGH或HIGH_SER
.DUTY_CYCLE_CORRECTION("TRUE"),
// 設置是否採用雙週期校正，可設爲TRUE或FALSE
.FACTORY_JF(16'hf0f0),
// 16比特的JF因子參數
.PHASE_SHIFT(0),
// 固定相移的數值，可設置爲 -255 ~ 1023之間的任意整數
.STARTUP_WAIT("FALSE")
// 等DCM鎖相後再延遲配置DONE管腳，可設置爲TRUE/FALSE
) DCM_BASE_inst (
.CLK0(CLK0), // 0度移相的DCM時鐘輸出
.CLK180(CLK180), // 180度移相的DCM時鐘輸出
.CLK270(CLK270), // 270度移相的DCM時鐘輸出
.CLK2X(CLK2X), // DCM模塊的2倍頻輸出
.CLK2X180(CLK2X180), // 經過180度相移的DCM模塊2倍頻輸出
.CLK90(CLK90), // 90度移相的DCM時鐘輸出
.CLKDV(CLKDV), // DCM模塊的分頻輸出，分頻比爲CLKDV_DIVIDE
.CLKFX(CLKFX), // DCM合成時鐘輸出，分頻比爲(M/D)
.CLKFX180(CLKFX180), // 180度移相的DCM合成時鐘輸出
.LOCKED(LOCKED), // DCM鎖相狀態輸出信號
.CLKFB(CLKFB), // DCM模塊的反饋時鐘信號
.CLKIN(CLKIN), // DCM模塊的時鐘輸入信號
.RST(RST) // DCM 模塊的異步復位信號
);
// 結束DCM_BASE模塊的例化過程