學習筆記 -1 IC設計 驗證 -UVM學習總結

————Meiger

1，驗證的本質：
儘可能的找出設計的bug；

2，測試向量文件
測試文件（testbench）以模擬的方式來驗證邏輯時序的正確性，
以源的方式來激勵用戶編寫的邏輯功能模塊。

3，驗證的3要素；
(1)灌激勵：輸入信號
(2)集響應：輸出信號
(3)作比較：比較

4，驗證平臺的發展
(1)1， Verilog Testbanch
(2)語言發送 Verilog -> C/C++ -> System C -> System Verilog( 有高級語音的兼容性，時序的兼容)
5，驗證方法學（UVM）
(1)制定了一種標準的規範
(2)提供底層庫
這些方法 ：
1，通用 -> 可重用性
2，高效 -> 隨機性 解決 ：Regression （迴歸） 、 coverage（覆蓋率）

6，驗證平臺的發展

7，簡單的UVM平臺

8，完整UVM的驗證平臺

1，DUT 和UVM直接的通信需要interface
2，UVM和Component（組件） 基於TLM的發送通過數據包的方式通信（模塊直接有port來獲取、或發送數據）
3，Seq 包括：自啓動和手動啓動設置
9，UVM樹

10，UVM運行的機制
Phase機制：（階段）

1，模塊直接是並行的
2，模塊內是串行的的