EDA軟件_Cadence_Allegro 16.6導入網絡表出錯分析

序言
在導入網絡表之前,首先請確認庫文件路徑是否設置好,常見的路徑設置如下圖所示。


實例


WARNING(SPMHNI-194): Symbol 'FW80-50' for device 'J15' not found in PSMPATH or must be "dbdoctor"ed.
     Symbol extents are greater than the drawing extents ... increase the drawing extents.
現象:字面意思來看是Symbol尺度大於繪圖的尺度,需要把PCB的邊界擴大一些。
解決辦法:執行菜單命令Setup-->Design Parameter,選擇Design界面,在Extents中設置繪圖區域的起始位置和頁面範圍。


ERROR(SPMHNI-196): Symbol 'MOLEX_47151' for device 'J1' has extra pin '25'.
ERROR(SPMHNI-196): Symbol 'MOLEX_47151' for device 'J1' has extra pin '24'.
現象:extra pin說明封裝裏面多出了兩個管腳,編號分別爲24、25,可檢查下原理圖,將多餘的引腳刪除,或者去除引腳編號。
解決辦法:在Allegro中打開封裝文件,對多餘的pin進行編輯處理,可直接刪除引腳,也可修改引腳編號。
 
WARNING(SPMHNI-337): Unable to load symbol 'PWC0103-M-C' for device 'J21': WARNING(SPMHUT-127): Could not find padstack PAD180_100OB40DJD.
    due to ERROR(SPMHDB-274): Unable to load flash symbol 80 (Check PSMPATH setting for this symbol). [help]
現象:字面意思來看是由於缺少了flash symbol 80,導致PAD文件出錯,最終導致封裝文件出錯。
在設計中,有部分封裝是直接從brd文件導出生成的,目前懷疑是導出過程中,配置信息丟失導致問題出現。
解決辦法:打開Pad_Designer工具,導入PAD文件,對使用了flash symbol文件的地方進行修改,然後保存覆蓋源文件。
 
WARNING(SPMHNI-363): Signal model '74LVC1G125DBVR_SOT5' not found; may effect xnets and electrical constraints.
現象:未找到該model,在原理圖部分修改,該警告可忽略。
 
總結
進行board layout時需要養成良好的習慣。先對板子的參數進行設置,比如界面大小、精度、單位、字符長度、這些都是會導致後面出錯的源頭。
 
參考鏈接
http://blog.csdn.net/huibei_wuhan/article/details/48155219
https://zhidao.baidu.com/question/424960331.html
http://blog.csdn.net/yamafe/article/details/44651825
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作者:黑崎江 
來源:CSDN 
原文:https://blog.csdn.net/cc214042/article/details/61197371 
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https://wenku.baidu.com/view/c316c9fbf90f76c661371ace.html

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