推薦一款好用的IC設計中生成register model的工具

原創 PlPyRbC 2019-10-26 07:03

無意中發現一個開源的工具，使用systemRDL文件作爲輸入，可以生成寄存器相關的RTL module，UVM中使用的regmodel，C和verilog的頭文件(包含寄存器某個字段的偏移以及mask bits)，以及html的文檔。資源如下：

https://github.com/zhajio1988/Open_RegModel

生成的html文檔示例如下：

https://systemrdl.github.io/RALBot-html

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