1. 簡介
要想了解在使用分辨率等於或高於 12 位 ADC 時可能發生的問題,需要確定 ADC 能夠處理多小的電壓值。電壓範圍爲 2 V 的 8 位 ADC 能夠檢測最小電壓值爲 2 V/256 = 0.008 V,即 8 mV 左右。儘管 8 mV 看上去比較小,讓我們把這個值和更高分辨率的 ADC 進行比較,表 1 顯示了對具有輸入範圍爲±1 V 和分辨率爲 8 到 20 位的各 ADC 進行的比較。
表 1. ADC 分辨率
當分辨率爲 20 位時,ADC 能夠處理最小爲 2 μV 的電壓。稍微提高增益,您可以處理低於 1 μV 的電壓。另外,包含窄輸入範圍(高 ADC 增益)的低分辨率 ADC 系統也可以處理微伏範圍的電壓值。
使用低分辨率ADC時,1 mV以下的偏移和噪聲源是無意義的。但使用12位到20位ADC時,該值將起着重要作用。 未習慣於敏感模擬電路的設計師會容易忽略這些偏差。目前的電子產品越來越小,因此單是較小的電路板幾何形狀就能引起許多問題。
2. 走線電阻確實很重要
當 PCB 縮小時,走線寬度會更窄,距離更加接近。目前的電子產品中走線寬度和走線之間的間隙一般不超過 6 密耳
(0.006 英寸)。即使您指定了大小爲 6 密耳的走線,仍可以通過過度蝕刻輕鬆地使該值降至 4 或 5 密耳。 那麼,爲什麼我們需要留意走線變小的現象?當走線變窄時,走線電阻會增加。公式 1 提供了計算走線電阻的標準公式:
公式1
PCB 上走線的厚度爲 1 盎司銅,長度爲 1 英寸,寬度爲 8 密耳,其電阻將爲 0.062 歐姆。表 2 顯示的是針對若干走線長度和寬度計算得出的阻抗值。
表2 走線電阻
如表 2 中所示,所有的阻抗都大大低於 1 歐姆。這看上去對電路影響並沒有那麼大,但具體情況取決於該走線在電路 板上的位置。如果是高阻抗放大器輸入的走線,就沒問題,但在其他情況下,就會產生影響。再次使用該表併爲每個走 線組合通過 5 mA 的電流。雖然 5 mA 的電流不大,並且走線電阻不到 1 Ω,但在使用高分辨率的 ADC 時,組合偏移 會變得十分顯著,如表 3 所示。
表 3. 走線電壓偏移
在該表裏,如果流入走線(其寬度爲 6 密耳,長度爲 2 英寸)的電流爲 5 mA,則電壓將爲 820 μV,即 0.82 mV 左 右。在表 1 中,請注意,在系統採用的 ADC 分辨率低於 12 位時,該電壓並不顯著。綠色顯示的單元是至少影響到 16 位 ADC 半個最低有效位的條件。黃色顯示的單元表示在使用 12 位或更高 ADC 時導致相同偏差的條件。這時,假設 12 位和 16 位 ADC 的輸入範圍爲 2 伏特(+/- 1 伏特)。
一個示例應用(其中該偏移大小引起顯著偏差)是使用熱電偶來測量溫度。如果使用 K 型熱電偶,輸出電壓將爲 40 μV/°C左右。那麼,410 μV偏移相當於超過10°C的偏差。如果相同走線被過度蝕刻,使其寬度降至4密耳,偏差 將增加 50%。通過該示例,可以看到評估信號路徑中的每個 PCB 走線的重要性。雖然 12 位 ADC 不是最壞情況,但如 果 ADC 前面增加 16 倍的增益,相應的電壓分辨率等價於 16 位 ADC。
3. 共享返回路徑
設計帶有混合信號或高精度 ADC 的電路板時, 需要識別電流在 PCB 中的具體位置。走線上幾毫 安(mA)的電流就能造成嚴重的問題。
當數字器件或高電流模擬器件共享敏感模擬信號的 返回路徑時,走線電阻就會對電路產生影響。此情 況下,高電流的單位不再是安培(A),而是毫安 (mA)。在前一示例中,熱電偶與 5 mA 負載共 享一個返回路徑。即使將該負載降至 0.5 mA,偏 差仍然爲 1 °C。因此,幾百 μA 的電流影響也比較大。
圖 1 顯示的是一個示例,其中模擬接地和數字接 地共享一個返回電流路徑,傳感器和 LED 共享另 一個返回電流路徑。這兩個共享路徑可能會導致系 統偏移或增益偏差問題。
圖 1. 信號返回路徑的阻抗
當本示例中的 ADC 測量傳感器的輸出電壓時,它 也會測量走線電阻上的電壓。共同接地處與傳感器 電流和 LED 電流合併的位置之間的走線長度越 大,可能發生的電壓偏移越嚴重。該偏差的嚴重性 取決於系統所需的準確度、傳感器的電壓增益以及 偏移偏差電壓的大小。圖 2 顯示的是 PCB 佈局的 一個示例。
圖 2. 共享返回路徑的示例佈局
模擬地(VSSA)和您正在測量的所有信號一樣, 起着重要作用。PSoC 的 VSSA 引腳與系統地處之 間的走線長度及其阻抗必須儘可能小。即使幾百 微安(μA)的電流分量共享該路徑,當測量幾個 毫伏的信號時,也會導致許多問題。使用單端測量 時,這裏的偏移可以被視爲測量偏移。在圖 3 中,LED 的電流與供電電流共享一個路徑,但傳 感器使用它自己的路徑。內部帶隙參考電路也被連 接到 VSSA。因與 LED 共享返回路徑而消耗的任何 電壓都會使 ADC 參考電壓產生波動,電壓下降的 大小爲 I*R。參考電壓和 VSSA 之間的偏移會導致 ADC 增益偏差。
圖 3. 模擬接地路徑的電流
爲數字接地(VSSD)、模擬接地(VSSA)、傳感 器和 LED 提供單獨的接地路徑後,將沒有共享返 迴路徑(參考圖 4)。該傳感器、ADC 和參考電 路都被連接到同一個模擬接地,因此 LED 中的電 流變化幾乎不會對傳感器的輸出產生任何影響。另 外還要注意,在該圖中,傳感器和 VSSA 在同一個 位置上與模擬接地相連。該接地連接的地理位置可 以是一個點,或者是極低的阻抗層。
圖 4. 良好的接地連接
通過將差分 ADC 連接到傳感器,可以消除傳感器 返回和高電流共享一個路徑時導致的共模電壓偏 移;請參看圖 1。普通電壓是指傳感器 Vss 和傳感 器輸出的普通偏移。然而,該傳感器的差分連接不 能降低 VSSA 共享接地路徑時產生的偏差 (圖 3)。請參看圖 5。
圖 5. 差分 ADC 和單獨返回路徑
圖 6 顯示的是一個改進路由的示例,包括單獨的 返回路徑、單獨的模擬和數字電源,以及傳感器的 差分連接。
圖 6. 單獨返回路徑的示例佈局
3.1 要謹慎考慮潛在的問題
當傳感器共享返回路徑或調製負載(如 PWM 驅動 的 LED)共享 VSSA 引腳時,可能不會立即發現偏 差。如果調試負載與 ADC 完全同步,生成的偏差可 能大,也可能小。如果同步化過程中沒有產生任何 可測量的偏差,那麼,開始開發和測試時,不會發 現任何問題。但如果在這種情況下修改了 ADC 採樣 率或 PWM 頻率,偏差或噪聲將發生明顯的變化。 這樣的變化難以測試,因爲在許多應用程序中,負 載調製會根據不同的環境或軟件而有所變化。因 此,一個電路板設計有時候能夠正常運行,有時候 則無法工作。因此,即使設計能夠正常工作,仍然 需要遵循良好的設計規則。
4. 模擬和數字信號的佈線
理想情況下,模擬和數字信號將位於電路板的對立 側上,但這種情況一般不會發生。許多設計都要求 模擬和數字信號位於同一個區域內。遺憾的是,在 一個區域內同時運行較高阻抗的模擬信號和數字信 號可能引起意外串擾,該串擾給模擬信號帶來過大 噪聲。
串擾是什麼?
串擾指的是沒有直接相連時,一個信號對另一個信 號產生影響的現象。具有快速上升和下降時間的數 字信號對高阻抗的模擬信號路徑產生影響是最常見 的串擾現象。數字信號同樣受串擾的影響。高速數 字信號容易影響到其他數字信號。各信號之間的串 擾類型爲:傳導、容性或者感性。在所有情況下, 通過加大各信號之間的距離並縮短它們之間並行的 長度,可以減少信號串擾。
傳導串擾的影響一般不大。只有各信號的阻抗過高 (超過 10 MΩ)時,這種串擾纔會造成問題。當 PCB 上出現泥土、油、鹽或其他液體異物,增大了 各走線之間的 PCB 材料的導電性時,通常會發生高 傳導串擾情況。阻抗下降所導致的串擾會對電路操 作產生不利影響。在某些情況下, 焊接掩模可以保 護 PCB。但始終會有裸露區,如 PCB 上器件焊接 的位置。如果在使用產品的環境中發現這些材料, 必須採用各種措施使 PCB 與這些材料隔離。如果不能使 PCB 與異物隔離,可以在 PCB 上使用外部塗料,但該方法會增加費用。
當一個走線位於其他層中另一個走線的正上方時, 將發生容性耦合。銅線之間形成一個電容。這些銅 線重疊部分越多,它們耦合形成的電容越高。通過 減少各信號之間的重疊區降低該電容,從而減少耦 合。在某些情況下,特別是在雙層電路板上,幾乎 不能消除敏感模擬信號與快速數字信號交叉的情 況。這時,這些信號需要以 90 o 的角度交叉,以盡 量減少它們之間形成的電容。
如果使用兩層以上的多層電路板,請保證兩個相交信號之間存在電源層,以儘可能減少耦合。請注 意,圖 7 中的電容在兩個走線之間形成,它與重疊區成正比。
圖 7. 並行走線的容性耦合
如果使用多層電路板,請確保模擬和數字走線以 90° 的角度相交。這樣可大大減少重疊區,從而降低各 信號之間的容性耦合。圖 8 顯示的是一個示例。
圖 8. 垂直走線的容性耦合
圖 9 顯示的是 PCB 佈局的一個示例,其中模擬走線 (紅色)必須與數字走線(藍色)交叉。請注意, 模擬和數字走線之間爲 90°。
圖 9. 數字走線以 90o 與模擬走線交叉
在同一層或相鄰層上運行的各條走線可能被磁耦 合。該情況被稱爲感性耦合。感性耦合由三個機械 特性引起。這些特性爲:各走線之間的分離、兩個 並行走線之間的距離、走線和其最接近電源層的距 離。各信號之間的距離以及各信號和接地層之間的 距離都是影響最大的因素,如公式 2 和圖 10 所示。
公式2
圖 10. 感性耦合的空間
正如您能夠發現,走線和接地層之間的距離(即爲 高度)是一個重要因素。通過縮短該距離,可能以 高度平方的數值降低串擾。如果需要運行相鄰的數 字和模擬走線,那麼,使它們接近於接地層會是降 低串擾的最好方法。
4.2 3W原則
3 W 規則規定了各邏輯走線(中心到中心)之間的 距離必須爲走線寬度的三倍。例如,如果 PCB 上走 線的寬度爲 0.008 英寸,則兩個相鄰走線中心之間 的距離將爲 0.024 英寸(0.008 英寸 x 3),其邊緣 的距離爲 0.016 英寸(0.008 英寸 x 2)。這樣可使 每個走線處在另一個走線的 70%磁通量邊界範圍 外。爲了能夠位於 98%磁通量邊界的範圍外,兩個 相鄰走線之間的距離必須爲走線寬度的 10 倍。這些 條件都取決於各走線的阻抗以及各信號的上升時 間。請參看圖 11。
圖 11. 3 W 規則的示例
減少(在電路板同一側上運行的相鄰)信號之間的 耦合的另一個方法是在這些信號之間放置一個防護 線,並將之接地。這樣可以減少各信號之間的容性 耦合。請參看圖 12。
圖 12. 使用防護線
在多層電路板中,各層之間的距離不一樣。例如, 在厚度爲 0.062 英寸的 4 層電路板中,與第二層和 第三層之間的距離相比,第一層和第二層之間的距 離更小。因此,在同一個區域內走模擬和數字信號 時,請將各走線分佈到非相鄰層上,可以儘可能擴 大它們之間的距離。
多電源域
在敏感模擬系統中,需要將模擬電源和數字電源分開。一般建議使用獨立的外部模擬和數字電壓調節器。如果額外電壓調節器的成本過高,並且您的設計中數字部分不包括高速或 高電流切換功能,可以使用單個電壓調節器。就如您擁有獨立的調節器時,要注意要在設計上始終隔離模擬和數字的電源電 路。分別爲模擬電源(VDDA、VSSA)和數字電源(VDDD、VSSD)提供獨立的電源和接地信號。請儘可能縮短這兩個電源 (模擬和數字電源)與電路板電源之間連接的距離。電路板電源的輸出阻抗一般較低,所以通過上述連接,數字電源幾乎不 會對模擬電源產生影響。
接地層
接地層在混合信號設計中始終有用,但對於某個已給的設計,額外層成本較高。即使在雙層電路板中,也可以在敏感模
擬部分添加部分層。無論您是否使用接地層,都需要確保返回路徑與電源之間的連接最短。請注意,如果接地層電源電
路的阻抗不夠低,或者過度分散該層,則不能利用該層改善您的設計。在雙層電路板上,不要僅僅依靠最後的地平面填
充,因爲這樣可能帶來高阻抗的接地路徑。如不仔細檢查,很難發現這樣的缺陷。比較好的設計習慣是,先通過走線布
局好接地路徑,然後進行地平面填充。
如果在您的設計中能夠使用單獨的模擬和數字接地層,那麼幾乎在所有情況下,它們需要在一個單點上相連。該單點需 要位於電源和 SoC 器件之間。
當僅用一個單電壓調節器時,只在模擬和數字組件相互隔離的情況下,對地平面可以不做分割。
7. 旁路電容
7.1 電容選擇
表 4. 旁路電容連接的彙總
圖 15.電源連接的示例 原理圖
用於電源穩定性的電容有兩種:旁路電容和大容量電容。有些時候大容量電容還被稱爲儲能電容。旁路電容必須位於組 件電源引腳附近。使用旁路電容可以消除高頻噪聲併爲瞬間變換提供電流。這些電容的取值範圍爲 0.001 μF 到 0.1 μF。 NPO、X5R 及 X7R 等介電電容是優良的旁路電容。這些電容的取值範圍爲幾百皮法(pF)到幾微法(μF)。
儲能電容通常位於電壓調節器附近。如果電路板的較大(超過幾平方英寸),並各處都有一些有源器件,那麼,這些電 容將分佈在整個電路板上。儲能電容可以在較長時間內供電,並可以濾除低頻噪聲。在具有高電流信號或電源的電路板 中,儲存電容的取值範圍爲 1 μF 到 100 μF,或更大的值。X5R、鉭和一些表面組裝電解電容都適合該用途。
旁路電容一般只爲 0.01 μF 或 0.1 μF。推薦進行一些簡單的計算操作,以得到最佳的儲能電容。如果該值過高,則表示 儲能電容超過您所需要的電容。如果該值太低,會使電源紋波過大並造成噪聲。請使用下面公式:
電容計算公式
8. 所有電容並不是等同的
當爲各種應用選擇一個電容(甚至一個簡單的旁路電容)時,它的規範是非常重要的。電壓和溫度係數是兩個最常被忽略的電容規範,但能夠在正常操作的環境下大大影響器件電容。
器件變得越來越小,需要對性能和大小進行權衡。標稱值爲 1 uF,耐壓爲 6.3 V 的電容,在電壓爲 5 V 時,電容值可 以小於 0.1 uF。因此,您需要注意電壓係數。另外,不假設全部器件系列的電壓係數是相同的。電壓係數和溫度係數 可以因不同封裝而有大變化。與 0603 封裝相比,0805 封裝具有較好的電壓係數,但有時會反過來。因此請閱讀數據 手冊。如果數據手冊中沒有提供電容器的溫度和電壓係數,請考慮使用其他製造商的電容器。
9. 混合信號 PCB 的規則彙總
設計混合信號的電路板時,必須遵循下列規則:
- 1. 考慮單獨的模擬和數字電源。
- 2. 瞭解所有返回路徑。
- 3. 雖然價格昂貴,但如果可能,請使用四層電路板。
- 4. 請勿將模擬信號與時鐘或快速數字信號並行佈線。
- 5. 如果模擬和數字信號必須交叉,請確保這些信號以 90 o 相交,以便使耦合電容最小。
- 6. 電源層應該出現在其信號線相應的區域。例如,在模擬電源層上只運行模擬信號。
- 7. 將旁路電容放置在與 IC 儘可能近的位置。另外,還要確保電源信號的旁路連接爲低阻抗。
- 8. 若可以,請在電路板上使用獨立的模擬和數字信號以及獨立的數字和模擬組件。指定 PCB 的“模擬”和“數字” 區域。
- 9. 對高阻抗輸入信號應避免過長的走線,否則它會像天線那樣耦合噪聲進入信號鏈路。
- 10. 儘可能擴大電源走線的寬度以降低阻抗。
- 11. 將模擬信號放置在離接地層最近的位置,以便最小化電感串擾。
- 12. 將各層之間的電源信號相連時,請使用大型或多個過孔,重要可以降低阻抗。
- 13. 儘可能降低數字信號的數字上升和下降時間。
- 14. 使用防護線使模擬和數字信號相互隔離。
10. PCB 佈局和自動佈線的工具
PCB 佈局工具有 20 年的使用歷史。通過使用這些工具可以對各信號進行分組,併爲走線長度和各走線之間的距離提供 不同的規則。從而避免發生錯誤。自動佈線越來越強大,並具備許多個常用工具。這些工具遵循手動路由時所要求的相 同規則。熟練的 PCB 佈局設計師可以使用這些規則來提高自動佈線的性能。雖然這些工具非常強大,但仍需要特別注 意模擬和數字信號的佈線方式。特意推薦您先手動走電路板上的敏感部分,然後才通過自動佈線走剩下的其他不重要部 分。不管使用哪個方式,都要確保檢查最後佈線。
將各器件放置在最佳的位置對手動佈線和自動佈線都有很大的幫助。器件放置和電路板佈局都安排好後,可以使用簡單 的測試來驗證共享返回路徑是否存在問題。打印該電路板佈局並在電源和每個組件之間畫出最直接的路徑。爲模擬組件 和數字組件分別使用兩種不同的顏色。如果這兩種顏色交叉,需要重新評估您的設計。請參考圖 19。
圖 19. 在 PCB 佈局上繪製返回路徑
轉載自 吳川斌的博客 https://www.mr-wu.cn
