設計一個20分頻器，輸入clk reset 輸出 out
要求：clk如果頻率爲10M的話，out輸出頻率爲500k，即20分頻，reset爲低電平復位。
module fenpin20(clk_in,clk_out,reset);
input clk_in,reset;
output clk_out;
integer count;
reg clk_out;
always @(negedge reset or posedge clk_in )
begin
if(!reset)
clk_out=0;
else
begin
if(count==20)
begin
clk_out=~clk_out;
count=0;
end
else
count=count+1;
end
end
endmodule