1、避免信號/寄存器被優化
// Prevents Quartus Prime from minimizing or removing a particular
// signal net during combinational logic optimization. Apply
// the attribute to a net or variable declaration.
(* keep *) wire net_name;
(* keep *) reg variable_name;
2、信號延時（電路可綜合）
(* keep *) wire signal_out;
LCELL delay_inst0 (.in(signal_in), .out(signal_out));
3、代碼模板的使用
上述第1點的代碼除了手寫，也可以通過quartus軟件的Edit -> Insert Template -> Verilog HDL -> Synthesis Attributes -> keep Attributes菜單項獲得。
上述第2點的代碼除了手寫，也可以通過quartus軟件的Edit -> Insert Template -> Verilog HDL -> Altera Primitives -> Buffers -> LCELL菜單項獲得。
4、產生新的quartus庫（Quartus Prime 16）
通過View -> Utility Windows -> IP Catalog打開IP管理頁面
IP Catalog頁面如下：
常用的IO，PLL，memory都在Basic Functions項目下：
雙向IO爲ALTIOBUF，
PLL爲ALTPLL，
Memory如下可選：
5、修改原有的Quartus IP
把項目引導頁面切換至IP Components,
這樣右擊想修改的Entity就可以出來修改頁面了（MegaWizard Plug-In Manager），
IP修改頁面如下（MegaWizard Plug-In Manager）：
