PLL學習之延遲鎖相環

假定一個電路中需要四個時鐘相位，分別表現爲-90°, +90°, -180°, +180°，兩個相鄰時鐘沿之間必須準確地間隔1ns，怎麼準確地來產生這些相位呢？

一共有兩種方法：
1.如下圖所示，利用一個兩級差動環路振盪器來產生四個相位（簡單的兩級CMOS環形振盪器不能起振）。
但是在工藝和溫度變化的情況下怎樣才能保證間隔爲1ns呢？
這就要求振盪器必須鎖定在250MHz的參考時鐘下，使得輸出時鐘的週期正好等於4ns。

2.第二種方法就是利用延遲電路，如下圖所示。使輸入時鐘經過四級串聯延遲電路，但是這種方法不能產生精確的時鐘沿間隔，因爲每一級的延遲時間會隨工藝和溫度而變化。

因此爲了解決這個問題，人們咋延遲電路的基礎上加入了反饋來保證產生精確的時鐘沿間隔，就產生了我們平時所說的延遲鎖相環的簡單結構。如下圖所示，CK_in和CK₄之間的相位差用一個鑑相器來檢測，產生成比例的平均電壓Vcont，通過這個電壓的負反饋來調節每一級的延時。對於大的環路增益，CK_in和CK₄之間的相位差很小，即這四級電路將時鐘幾乎準確地延時了一個週期，從而建立了準確的時鐘沿間隔。

之所以稱爲延遲鎖相環（Delay-locked loop，簡稱DLL），是因爲這種結構採用了一個電壓控制延遲線（VCDL：voltage-controlled delay line）電路而不是VCO，所以與我們傳統印象中的鎖相環結構還是有較大的區別的，在寫傳輸函數時不再需要乘以K_vco/s了，這點需要注意一下。

那麼這兩種方法孰優孰劣呢？
首先，延遲線與振盪器相比受噪聲影響小，這是因爲波形中被損壞的過零點在延遲線的末端就消失了，而在振盪器電路中又會再循環，因而產生更多的損壞；其次，電壓控制延遲線電路中，控制電壓的變化能迅速改變延遲時間，其穩定性和穩定速度等問題比PLL的要減輕許多。

但是DLL也存在有缺點：
1.不能產生可變的輸出頻率。
2.DLL可能還有鎖定延遲時間不確定性的卻似按。也就是說，如果把上圖所示四級電路的總延時可以從低於T_in的值變化到高於2T_in的值，那麼延遲鎖相環可能會把CK_in到CK₄的延時鎖定在T_in或者2T_in，如果DLL必須提供十分準確的時鐘沿間隔，則這種不確定性被證明是有害的，因爲相鄰時鐘沿的時間間隔可能被定在了2T_in/4而不是T_in/4。這個時候就必須增加附加的電路來避免這種不確定性的產生。
3.每級延遲電路與其負載之間的不匹配也會導致時鐘沿間隔的誤差，所以需要大尺寸器件和精心的版圖設計。

參考：畢查德.拉扎維著，陳貴燦譯《模擬CMOS集成電路設計》，西安交通大學出版社