第五章主要講述本章介紹具有記憶功能的基本邏輯單元－觸發器，重點介紹各觸發器的結構、工作原理、動作特點，以及觸發器從功能上的分類及相互間的轉換
首先從組成各類觸發器的基本部分－ SR 鎖存器入手，介紹觸發器的結構、邏輯功能、動作特點。在此基礎上介紹 JK 觸發器、D 觸發器、T 觸發器等，給出觸發器的描述方程。
本章重點是各觸發器的功能表（要求熟記）、邏輯符號 、觸發電平、 狀態方程的描述等

數電5——觸發器

1. 概述

觸發器：能夠存儲1位二值信號的基本單元電路。
觸發器的特點

具有兩個能自行保持的穩定狀態，用來表示邏輯狀態的0
和1,或二進制數的0和1
在觸發信號的作用下，根據不同的輸入信號可以置0或是1狀態

觸發器分類

按觸發方式：電平觸發器、脈衝觸發器和邊沿觸發器
按邏輯功能方式：SR鎖存器、JK觸發器、D觸發器、T觸發器、T’觸發器
按結構：基本SR鎖存器、同步SR觸發器、主從觸發器、維持阻塞觸發器、邊沿觸發器等
根據存儲數據的原理：靜態觸發器和動態觸發器，
靜態觸發器是靠電路的自鎖來存儲數據的，
動態觸發器是靠電容存儲電荷來存儲數據的

本章講靜態觸發器，按照觸發方式先介紹基本SR鎖存器，再介紹電平觸發的觸發器、脈衝觸發的觸發器和邊沿觸發的觸發器

2. SR(set-reset latch)鎖存器

SR鎖存器（又叫基本RS觸發器）是各種觸發器構成的基本部
件，也是最簡單的一種觸發器。
（它的置0或置1是由輸入信號直接完成，無需觸發信號，所以只是基本觸發器）

2.1 電路結構與工作原理

2.1.1 電路結構

$Q,Q'$ 稱爲輸出端，並且定義 $Q=1,Q'=0$ 爲鎖存器的 $1$ 狀態(101)， $Q=0,Q'=1$ 爲鎖存器的 $0$ 狀態（010），[Q,Q’不同看Q的狀態確定0,1]。 $S_{D}$ 稱爲置1輸入端（置位端）， $R_{D}$ 稱爲置0輸入端（復位端）
由或非門構成：其電路及圖形符號如圖所示

2.1.2 工作原理

功能表如下

$S_{D}$	$R_{D}$	$Q$	$Q'$	$Q^{*}$	說明
1	0	1	0	1	置1
0	1	0	1	0	置0
0	0	$Q$	$Q'$	$Q$	存儲,這就是觸發器的神奇之處，記憶原來的信號
1	1	0	0	$0^{(1)}$	0禁態（不定態），同時去掉高電平加低電平，輸出狀態不確定

總結：

輸入信號必須滿足 $R_{D}S_{D}=0$ [兩者同時爲高電平時，同時置0不確定，所以不允許]
輸出 $Q^{*}$ 直接看 $Q$
以 $Q$ 爲觀察對象， $S_{D}=1$ 置1， $R_{D}=1$ 置零，兩者爲零，看前一個狀態

3 電平觸發的觸發器

在電平觸發觸發的觸發器電路中，除了置1、置0輸入端以外，又增加了一個觸發信號輸入端。只有觸發信號變爲有效電平時，觸發器才能響應置0、置1信號，這樣就能實現某些觸發器在同一時刻動作。
這個控制信號叫做時鐘信號（Clock），簡稱時鐘，用CLK表示。這種受時鐘控制的觸發器統稱爲時鐘觸發器

3.1 電路結構與工作原理

3.1.1 電路結構

所示爲電平觸發SR觸發器（同步SR觸發器）的基本電路結構及圖形符號：
只有在CLK=1時，SR才能起作用

3.1.2 工作原理

功能表如下：

CLK＝0：此時門G 3 和G 4被封鎖，輸出爲高電平.對於由G 1 和G 2 構成的SR鎖存器，相當於輸入00，觸發器保持原態，即Q* = Q
CLK＝1：此時門G 3 和G 4開啓，觸發器輸出由S和R決定

3.2 帶異步輸入端的電平觸發器

在某些應用場合，有時需要在時鐘CLK到來之前，先將觸發器預置成制定狀態，故實際的同步S R 觸發器設置了異步置位端 $S_{ D} '$ 和異步復位端 $R_{ D}'$

3.2.1 電路結構

3.2.2 工作原理

在CLK=0時，可以通過 $S_{ D} '$ 和 $R_{ D}'$ 對鎖存器的初始狀態進行設置（因爲與時鐘信號不同步，所以稱之爲異步）
在CLK=1時， $S_{ D} '$ 和 $R_{ D}'$ 處於高電平，鎖存器的狀態是由S,R引起的
注意：異步輸入端應該在CLK=0時使用，不然預置狀態可能沒辦法保存

3.3 電平觸發方式的動作特點

3.3.1 特點與空翻現象

只有當CLK變爲有效電平時，觸發器才能接受輸入信號，並作出相應的動作
在CLK=1的全部時間裏，S和R的狀態的變化都可能引起輸出狀態的改變。在CLK回到0以後，觸發器保存的是CLK回到0以前的瞬間的狀態
空翻現象：在CLK=1時，SR發生多次變化，觸發器的輸出也會發生多次翻轉，這就降低了觸發器的抗干擾能力

例一：對於同步SR觸發器，電路、時鐘及輸入端波形如圖所示，若Q ＝0 ，試畫出Q和 Q’的波形

3.3.2 例子

例二：電路如圖所示，已知 $S、R、R_{ D} '$ 和 $CLK$ 的波形,且 $S_{ D} '=1$ ,試畫出Q和Q’的波形

最開始， $CLK=0$ , $R_{D}'=0$ ,異步置零，所以Q爲0，然後 $R_{D}'=1$ ,Q不變,後面按正常情況分析。最後出現一個 $S,R$ 同時爲1，屬於禁態

由此例題可以看出，這種同步RS觸發器在CLK＝1期間，輸出狀態隨輸入信號S、R的變化而多次翻轉，即存在空翻現象，降低電路的抗干擾能力。

而且實際應用中要求觸發器在每個CLK信號作用期間狀態只能改變一次。另外S和R的取值受到約束，即不能同時爲1。

3.4 D觸發器

爲了適應單端輸入信號的需要，有時將S通過反相器接到R上，如圖所示，構成電平觸發的D觸發器

3.4.1 電路圖與邏輯符號

3.4.2 真值表

3.4.3 特點：出入同

是在CLK的有效電平期間輸出狀態始終跟隨輸入狀態變化，即輸出與輸入狀態相同

數電5_1——觸發器