(1)網絡被綜合以後找不到
可以在Verilog代碼中插入(*mark_debug = "true"*)屬性,這樣在Set Up Debug的時候可以快速找到這個信號。
(2)找不到Debug內核
大部分原因是debug內核時鐘輸入有問題,或者時鐘輸入頻率低於30Mhz,如果有多個調試內核,有一個內核沒有時鐘就會導致其他調試內核無法工作。
(1)網絡被綜合以後找不到
可以在Verilog代碼中插入(*mark_debug = "true"*)屬性,這樣在Set Up Debug的時候可以快速找到這個信號。
(2)找不到Debug內核
大部分原因是debug內核時鐘輸入有問題,或者時鐘輸入頻率低於30Mhz,如果有多個調試內核,有一個內核沒有時鐘就會導致其他調試內核無法工作。