一、動態隨機存儲器DRAM
動態RAM:靠MOS電路中的柵極電容來記憶信息的。
（一）.基本的DRAM組成
DRAM芯片即動態隨機存取存儲器，DRAM 只能將數據保持很短的時間，所以需要定時刷新。DRAM 分爲很多種，常見的主要有FPRAM/FastPage、EDORAM、SDRAM、DDR RAM、RDRAM、SGRAM 以及 WRAM 等。
FPRAM/FastPage:傳統的DRAM是通過分頁技術進行訪問的。 在存取數據時，需要分別輸入一個行地址和一個列地址，這會耗費時間。 快速頁模式隨機存儲器(Fast Page Mode DRAM)是傳統DRAM的改進型產品，通過保持行地址不變而改變列地址，可以對給定的行的所有數據進行更快的訪問。FPM DRAM還支持突發模式訪問。所謂如噶模式是指對一個給定的訪問在建立行和列地址之後，可以訪問後面3個相鄰的地址，而不需要額外的延遲和等待狀態。
EDO DRAM:擴展數據輸出（Extended Data Output DRAM, EDO DRAM）是在FPM DRAM基礎上加以改進的存儲器控制技術。 EDO 輸出數據在整個CAS週期都是有效的，EDO不必等待當前的讀寫週期完成即可啓動下一個讀寫週期 ，即可以在輸出一個數據的過程中準備下一個數據的輸出。 EDO DRAM採用一種特殊的主存讀出控制邏輯， 在讀寫一個存儲單元時， 同時啓動下一個（連續）存儲單元的讀寫週期，從而節省了重選地址的時間，提高了讀寫速度。
SDRAM:同步動態隨機存儲器（Synchromous DRAM, SDRAM）是一種與主存運行同步的DRAM. SDRAM在同步脈衝的控制下工作，取消了主存等待時間，減少了數據傳送的延遲時間，因而加快了系統速度。
DDR SDRAM:雙數據傳輸率同步動態隨機存儲器（Double Data Rate SDRAM, DDR SDRAM）也可以說是SDRAM的升級版本，不僅能再時鐘脈衝上升沿讀出數據而且還能在下降沿讀出數據，不需要提高時鐘頻率就能加倍提高SDRAM的速度。
1.動態存儲元
單管DRAM的存儲矩陣
（1）單管動態存儲元解讀一
讀操作：
行選擇線爲高電平，使存儲電路中的T1管導通，於是，使連在每一列上的刷新放大器讀取電容C上的電壓值。刷新放大器的靈敏度很高，放大倍數很大，並且能將從電容上讀得的電壓值摺合爲邏輯“0”或者邏輯“1”。
列地址（較高位地址）產生列選擇信號，有了列選擇信號，所選中行上的基本存儲電路才受到驅動，從而可以輸出信息。
在讀出過程中，選中行上的所有基本存儲電路中的電容都受到打擾，因此爲破壞性讀出。爲了在讀出之後，仍能保存所容納的信息，刷新放大器對這些電容上的電壓值讀取之後又立即進行重寫。
寫操作：
行選擇線爲“1”；T1管處於可導通的狀態，如果列選擇信號也爲“1”則此基本存儲電路被選中，於是由數據輸入／輸出線送來的信息通過刷新放大器和T1管送到電容C。
（2）單管動態存儲元解讀二
它由一個管子T1和一個電容C構成，寫入時，字選擇線爲“1”，T1管導通，定入信息由位線（數據線）存入電荷C上的電荷，通過T1輸出到數據線上，通過讀出放大器即可得到存儲信息。
當字線爲高電平時，該電路被選中。
寫入時，若寫入“1”，位線爲高電平，對電容C充電；若寫入“0”，位線爲低電平，C上的電荷經位線泄放。
讀出時，若原存“1”，C上有電荷，經T1管在位線上產生讀電流，完成讀“1”操作。若原存“0”，C上無電荷，在位線上不產生讀電流，完成讀“0”操作。當讀操作完畢，存儲電容C上的電荷已被泄放完，故是破壞性讀出，必須採取重寫（再生）的措施。
存儲電容C的容量不可能做得很大，一般比位線上的寄生電容Cd 間分配，就會使讀出信息減少，所以，用單管記憶單元組成的存儲器中，讀出放大器應有較高的靈敏度。因爲信息是存儲在一個很小電容C上，也只能保留幾毫秒的時間，所以必須定時第進行刷新操作。
（3）四管動態存儲元
在六管靜態存儲元電路中，信息暫存於T1，T2管的柵極，這是因爲管子總是存在着一定的電容。負載管T3，T4是爲了給這些存儲電荷補充電荷用的。由於MOS的柵極電阻很高，故泄漏電流很小，在一定的時間內這些信息電荷可以維持住。爲了減少管子以提高集成度，把負載管T3，T4去掉，這樣變成了四管的動態存儲電路。
2.DRAM的刷新
(1) DRAM的刷新
不管是哪一種動態RAM，都是利用電容存儲電荷的原理來保存信息的，由於電容會逐漸放電，所以，對動態RAM必須不斷進行讀出和再寫入，以使泄放的電荷受到補充，也就是進行刷新。
動態RAM的存儲元件依靠電容上的電荷表示所存儲的數據信息，而電容的絕緣電阻不可能無限大，因此漏電不可避免。每隔一定的時間就對存儲體中全部的存儲電進行充電，以補充所消失的電荷，維持原存信息不變，這個過程稱爲“刷新”。
動態MOS存儲器採用“讀出”方式進行刷新, 先將原存信息讀出，再由刷新放大器形成原信息並重新寫入。
(2) 刷新週期
從上一次對整個存儲器刷新結束到下一次對整個存儲器全部刷新一遍爲止，這一段時間間隔叫刷新週期。 一般爲2ms, 4ms, 8ms。
刷新的時間間隔取決與存儲電容上的電荷釋放速度。應在規定的時間內對全部存儲體刷新一遍。
設電容爲C，電壓爲u，電荷Q=Cu,則泄放電流爲：
如果取C=0.2pF, △u=1V,I=0.1nA,則: 泄放時間△t=2ms
(3) 刷新方式
常用的刷新方式有三種: 集中式、分散式、異步式。
①集中式刷新
在整個刷新間隔內，前一段時間重複進行讀/寫週期或維持 週期，等到需要進行刷新操作時，便暫停讀/寫或維持週期，而逐行刷新整個存儲器，它適用於高速存儲器。集中式刷新適用於高速存儲器。存在不能進行讀寫操作的死區時間。
刷新時間=存儲矩陣行數╳刷新週期
刷新週期是刷新一行所需要的時間。由於刷新過程就是“假讀”的過程，所以刷新週期等於存取週期。
例如：對128x128矩陣存儲器刷新。
刷新時間相當於128個讀週期：
設刷新週期爲2ms，讀/寫週期爲0.5μs，則 刷新週期有4000個週期，其中
3782個週期（1936 μs）用來讀/寫或維持信息；
128個週期（64 μs）用來刷新操作；
當3781個週期結束，便開始進行128個週期，64 μs的刷新操作。由於在這64us中不進行讀寫操作,故稱其爲死時間.
②分散式刷新
把一個存儲週期tc分爲兩半，週期前半段時間tm用來讀/寫操作或維持信息，週期後半段時間tr作爲刷新操作時間。 這種刷新方式增加了系統的存取週期。
這種刷新方式沒有死區，明顯的缺點：
一是加長了系統的存取週期 ，降低了整機的速度；
二是刷新過於頻繁，尤其是在當存儲容量比較小的情況下， 沒有充分利用所允許的最大刷新間隔（2ms）
這樣，每經過128個系統週期時間，整個存儲器便全部刷新一遍。分散式刷新系統速度降低，但不存在停止讀寫操作的死時間。
例如:對32*32的存儲器,假如存儲器的讀寫週期爲0.5us,那麼刷新的時間也爲0.5us,則整個存儲系 統週期爲1us.只需32us就能對全部的存儲單元刷新一遍.
③異步式刷新
這種刷新方式可以看成前兩種方式的結合，它充分利用了最大刷新間隔時間，把刷新操作平均分配到整個最大刷新間隔時間內進行。
相鄰兩行的刷新時間=最大刷新間隔時間÷行數
例如：對2116來說，在2ms中內把128行刷新一遍。
2000μs ÷128 ≈15.5 μs 即：每15.5 μs 刷新一行。
（4） 刷新操作種類
1)只用RAS信號的刷新
在這種刷新操作中，基本上只用RAS信號來控制刷新，CAS信號不動作。爲了確保在一定範圍內對所有行都刷新，使用一種外部計數器。
2)CAS在RAS之前的刷新
這種方式是在RAS之前使CAS有效，啓動內部刷新計數器，產生需要刷新的行地址，而忽略外部地址線上的信號。目前256K位以上的DRAM芯片通常都具有這種功能。
例: 說明1M×1位DRAM芯片的刷新方法，刷新週期定爲8ms。
1M位的存儲單元排列成 512x2048的矩陣；
如果選擇一個行地址進行刷新， 刷新地址爲A0~A8（2^9），因此這一行上的2048個存儲元同時進行刷新；
在8ms內進行512個週期的刷新； 刷新方式可採用：在8ms中進行512次刷新操作的集中刷新方式；
按8ms÷512＝15.5μs刷新一次的異步刷新方式。
3.DRAM的電氣特徵：
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集成度高，功耗低具有易失性，必須刷新。
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破壞性讀出，必須讀後重寫。
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讀後重寫、刷新均經由刷新放大器進行。
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刷新時只提供行地址，由各列所擁有的刷新放大器，對選中行全部存儲細胞實施同時集體讀後重寫(再生)。
4.DRAM與SRAM的不同：
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靜態存儲器SRAM（雙極型、靜態MOS型）：依靠雙穩態電路內部交叉反饋的機制存儲信息。功耗較大，速度快，作Cache。
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動態存儲器DRAM（動態MOS型）：依靠電容存儲電荷的原理存儲信息。功耗較小，容量大，速度較快，作主存。
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SRAM：利用雙穩態觸發器來保存信息，只要不斷電，信息是不會丟失的，因爲其不需要進行動態刷新，故稱爲“靜態”存儲器。
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DRAM：利用MOS電容存儲電荷來保存信息，使用時需要給電容充電才能使信息保持，即要定期刷新。
（二）DRAM存儲芯片實例
A0～A7：地址輸入線
RAS：行地址選通信號線，兼起片選信號作用（整個讀寫週期，RAS一直處於有效狀態）
CAS：列地址選通信號線
WE：讀寫控制信號( 0-寫 1-讀)
Din：數據輸入線
Dout：數據輸出線
二、DRAM的時序與控制
1.讀週期：行地址有效→行地址選通→列地址有效→列地址選通→數據輸出→行選通、列選通及地址撤銷
2.寫週期：行地址有效→行地址選通→列地址、數據有效→列地址選通→數據輸入→行選通、列選通及地址撤銷
4.存儲器控制電路
DRAM存儲器的刷新需要有硬件電路的支持，包括： 刷新計數器、 刷新/訪存裁決、 刷新控制邏輯等。 這些控制線路形成DRAM控制器。 DRAM控制器是CPU和DRAM的接口電路，它將CPU的信號變換成適合DRAM芯片的信號。
DRAM控制器
(1)地址多路開關：讀寫操作時向DRAM芯片分時送出行地址和列地址；刷新時需要提供刷新地址。
(2)刷新定時器： 定時電路用來提供刷新請求。
(3)刷新地址計數器：只用RAS信號的刷新操作，需要提供刷新地址計數器。對於1M位的芯片，需512個地址，故刷新計數器9位。
(4)仲裁電路：對同時產生的來自CPU的訪問存儲器的請求和來自刷新定時器的刷新請求的優先權進行裁定。
(5)定時發生器：提供行地址選通信號RAS、列地址選通信號CAS和寫信號WE.