一、动态随机存储器DRAM
动态RAM:靠MOS电路中的栅极电容来记忆信息的。
（一）.基本的DRAM组成
DRAM芯片即动态随机存取存储器，DRAM 只能将数据保持很短的时间，所以需要定时刷新。DRAM 分为很多种，常见的主要有FPRAM/FastPage、EDORAM、SDRAM、DDR RAM、RDRAM、SGRAM 以及 WRAM 等。
FPRAM/FastPage:传统的DRAM是通过分页技术进行访问的。 在存取数据时，需要分别输入一个行地址和一个列地址，这会耗费时间。 快速页模式随机存储器(Fast Page Mode DRAM)是传统DRAM的改进型产品，通过保持行地址不变而改变列地址，可以对给定的行的所有数据进行更快的访问。FPM DRAM还支持突发模式访问。所谓如噶模式是指对一个给定的访问在建立行和列地址之后，可以访问后面3个相邻的地址，而不需要额外的延迟和等待状态。
EDO DRAM:扩展数据输出（Extended Data Output DRAM, EDO DRAM）是在FPM DRAM基础上加以改进的存储器控制技术。 EDO 输出数据在整个CAS周期都是有效的，EDO不必等待当前的读写周期完成即可启动下一个读写周期 ，即可以在输出一个数据的过程中准备下一个数据的输出。 EDO DRAM采用一种特殊的主存读出控制逻辑， 在读写一个存储单元时， 同时启动下一个（连续）存储单元的读写周期，从而节省了重选地址的时间，提高了读写速度。
SDRAM:同步动态随机存储器（Synchromous DRAM, SDRAM）是一种与主存运行同步的DRAM. SDRAM在同步脉冲的控制下工作，取消了主存等待时间，减少了数据传送的延迟时间，因而加快了系统速度。
DDR SDRAM:双数据传输率同步动态随机存储器（Double Data Rate SDRAM, DDR SDRAM）也可以说是SDRAM的升级版本，不仅能再时钟脉冲上升沿读出数据而且还能在下降沿读出数据，不需要提高时钟频率就能加倍提高SDRAM的速度。
1.动态存储元
单管DRAM的存储矩阵
（1）单管动态存储元解读一
读操作：
行选择线为高电平，使存储电路中的T1管导通，于是，使连在每一列上的刷新放大器读取电容C上的电压值。刷新放大器的灵敏度很高，放大倍数很大，并且能将从电容上读得的电压值折合为逻辑“0”或者逻辑“1”。
列地址（较高位地址）产生列选择信号，有了列选择信号，所选中行上的基本存储电路才受到驱动，从而可以输出信息。
在读出过程中，选中行上的所有基本存储电路中的电容都受到打扰，因此为破坏性读出。为了在读出之后，仍能保存所容纳的信息，刷新放大器对这些电容上的电压值读取之后又立即进行重写。
写操作：
行选择线为“1”；T1管处于可导通的状态，如果列选择信号也为“1”则此基本存储电路被选中，于是由数据输入／输出线送来的信息通过刷新放大器和T1管送到电容C。
（2）单管动态存储元解读二
它由一个管子T1和一个电容C构成，写入时，字选择线为“1”，T1管导通，定入信息由位线（数据线）存入电荷C上的电荷，通过T1输出到数据线上，通过读出放大器即可得到存储信息。
当字线为高电平时，该电路被选中。
写入时，若写入“1”，位线为高电平，对电容C充电；若写入“0”，位线为低电平，C上的电荷经位线泄放。
读出时，若原存“1”，C上有电荷，经T1管在位线上产生读电流，完成读“1”操作。若原存“0”，C上无电荷，在位线上不产生读电流，完成读“0”操作。当读操作完毕，存储电容C上的电荷已被泄放完，故是破坏性读出，必须采取重写（再生）的措施。
存储电容C的容量不可能做得很大，一般比位线上的寄生电容Cd 间分配，就会使读出信息减少，所以，用单管记忆单元组成的存储器中，读出放大器应有较高的灵敏度。因为信息是存储在一个很小电容C上，也只能保留几毫秒的时间，所以必须定时第进行刷新操作。
（3）四管动态存储元
在六管静态存储元电路中，信息暂存于T1，T2管的栅极，这是因为管子总是存在着一定的电容。负载管T3，T4是为了给这些存储电荷补充电荷用的。由于MOS的栅极电阻很高，故泄漏电流很小，在一定的时间内这些信息电荷可以维持住。为了减少管子以提高集成度，把负载管T3，T4去掉，这样变成了四管的动态存储电路。
2.DRAM的刷新
(1) DRAM的刷新
不管是哪一种动态RAM，都是利用电容存储电荷的原理来保存信息的，由于电容会逐渐放电，所以，对动态RAM必须不断进行读出和再写入，以使泄放的电荷受到补充，也就是进行刷新。
动态RAM的存储元件依靠电容上的电荷表示所存储的数据信息，而电容的绝缘电阻不可能无限大，因此漏电不可避免。每隔一定的时间就对存储体中全部的存储电进行充电，以补充所消失的电荷，维持原存信息不变，这个过程称为“刷新”。
动态MOS存储器采用“读出”方式进行刷新, 先将原存信息读出，再由刷新放大器形成原信息并重新写入。
(2) 刷新周期
从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止，这一段时间间隔叫刷新周期。 一般为2ms, 4ms, 8ms。
刷新的时间间隔取决与存储电容上的电荷释放速度。应在规定的时间内对全部存储体刷新一遍。
设电容为C，电压为u，电荷Q=Cu,则泄放电流为：
如果取C=0.2pF, △u=1V,I=0.1nA,则: 泄放时间△t=2ms
(3) 刷新方式
常用的刷新方式有三种: 集中式、分散式、异步式。
①集中式刷新
在整个刷新间隔内，前一段时间重复进行读/写周期或维持 周期，等到需要进行刷新操作时，便暂停读/写或维持周期，而逐行刷新整个存储器，它适用于高速存储器。集中式刷新适用于高速存储器。存在不能进行读写操作的死区时间。
刷新时间=存储矩阵行数╳刷新周期
刷新周期是刷新一行所需要的时间。由于刷新过程就是“假读”的过程，所以刷新周期等于存取周期。
例如：对128x128矩阵存储器刷新。
刷新时间相当于128个读周期：
设刷新周期为2ms，读/写周期为0.5μs，则 刷新周期有4000个周期，其中
3782个周期（1936 μs）用来读/写或维持信息；
128个周期（64 μs）用来刷新操作；
当3781个周期结束，便开始进行128个周期，64 μs的刷新操作。由于在这64us中不进行读写操作,故称其为死时间.
②分散式刷新
把一个存储周期tc分为两半，周期前半段时间tm用来读/写操作或维持信息，周期后半段时间tr作为刷新操作时间。 这种刷新方式增加了系统的存取周期。
这种刷新方式没有死区，明显的缺点：
一是加长了系统的存取周期 ，降低了整机的速度；
二是刷新过于频繁，尤其是在当存储容量比较小的情况下， 没有充分利用所允许的最大刷新间隔（2ms）
这样，每经过128个系统周期时间，整个存储器便全部刷新一遍。分散式刷新系统速度降低，但不存在停止读写操作的死时间。
例如:对32*32的存储器,假如存储器的读写周期为0.5us,那么刷新的时间也为0.5us,则整个存储系 统周期为1us.只需32us就能对全部的存储单元刷新一遍.
③异步式刷新
这种刷新方式可以看成前两种方式的结合，它充分利用了最大刷新间隔时间，把刷新操作平均分配到整个最大刷新间隔时间内进行。
相邻两行的刷新时间=最大刷新间隔时间÷行数
例如：对2116来说，在2ms中内把128行刷新一遍。
2000μs ÷128 ≈15.5 μs 即：每15.5 μs 刷新一行。
（4） 刷新操作种类
1)只用RAS信号的刷新
在这种刷新操作中，基本上只用RAS信号来控制刷新，CAS信号不动作。为了确保在一定范围内对所有行都刷新，使用一种外部计数器。
2)CAS在RAS之前的刷新
这种方式是在RAS之前使CAS有效，启动内部刷新计数器，产生需要刷新的行地址，而忽略外部地址线上的信号。目前256K位以上的DRAM芯片通常都具有这种功能。
例: 说明1M×1位DRAM芯片的刷新方法，刷新周期定为8ms。
1M位的存储单元排列成 512x2048的矩阵；
如果选择一个行地址进行刷新， 刷新地址为A0~A8（2^9），因此这一行上的2048个存储元同时进行刷新；
在8ms内进行512个周期的刷新； 刷新方式可采用：在8ms中进行512次刷新操作的集中刷新方式；
按8ms÷512＝15.5μs刷新一次的异步刷新方式。
3.DRAM的电气特征：
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集成度高，功耗低具有易失性，必须刷新。
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破坏性读出，必须读后重写。
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读后重写、刷新均经由刷新放大器进行。
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刷新时只提供行地址，由各列所拥有的刷新放大器，对选中行全部存储细胞实施同时集体读后重写(再生)。
4.DRAM与SRAM的不同：
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静态存储器SRAM（双极型、静态MOS型）：依靠双稳态电路内部交叉反馈的机制存储信息。功耗较大，速度快，作Cache。
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动态存储器DRAM（动态MOS型）：依靠电容存储电荷的原理存储信息。功耗较小，容量大，速度较快，作主存。
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SRAM：利用双稳态触发器来保存信息，只要不断电，信息是不会丢失的，因为其不需要进行动态刷新，故称为“静态”存储器。
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DRAM：利用MOS电容存储电荷来保存信息，使用时需要给电容充电才能使信息保持，即要定期刷新。
（二）DRAM存储芯片实例
A0～A7：地址输入线
RAS：行地址选通信号线，兼起片选信号作用（整个读写周期，RAS一直处于有效状态）
CAS：列地址选通信号线
WE：读写控制信号( 0-写 1-读)
Din：数据输入线
Dout：数据输出线
二、DRAM的时序与控制
1.读周期：行地址有效→行地址选通→列地址有效→列地址选通→数据输出→行选通、列选通及地址撤销
2.写周期：行地址有效→行地址选通→列地址、数据有效→列地址选通→数据输入→行选通、列选通及地址撤销
4.存储器控制电路
DRAM存储器的刷新需要有硬件电路的支持，包括： 刷新计数器、 刷新/访存裁决、 刷新控制逻辑等。 这些控制线路形成DRAM控制器。 DRAM控制器是CPU和DRAM的接口电路，它将CPU的信号变换成适合DRAM芯片的信号。
DRAM控制器
(1)地址多路开关：读写操作时向DRAM芯片分时送出行地址和列地址；刷新时需要提供刷新地址。
(2)刷新定时器： 定时电路用来提供刷新请求。
(3)刷新地址计数器：只用RAS信号的刷新操作，需要提供刷新地址计数器。对于1M位的芯片，需512个地址，故刷新计数器9位。
(4)仲裁电路：对同时产生的来自CPU的访问存储器的请求和来自刷新定时器的刷新请求的优先权进行裁定。
(5)定时发生器：提供行地址选通信号RAS、列地址选通信号CAS和写信号WE.