**前言**
Xilinx提供了這樣的IP核，名爲MIG（Memory Interface Generator），它可以爲提供DDR3、DDR4等多種存儲器提供接口。本次DDR4讀寫採用的就是這個IP核，不過7系的FPGA與UltraScale系的FPGA所所對應的MIG IP核在客製化上有所區別，本文暫且只討論UltraScale+系列FPGA所對應的MIG IP核，並且只針對DDR4的使用。
從手冊上來看，該IP核的基本結構如下圖所示：
筆者的硬件條件爲xilinx加速板卡KCU1500，和DDR3 控制一樣，絕大多數採用的都是xilinx官方IP核的方案，用戶需要做的就是和MIG 進行交互，而無需直接過多的關注DDR4本身的機制，首先我們需要對IP核進行配置：
具體配置看下圖:
生成IP核之後，右鍵產生：
下一步就是在基礎上加入自己的管理接口，可以參考以前的DDR3的架構，筆者認爲S6時代的控制架構是非常值得借鑑的，可以講DDR4分爲若干個空間，接收不同類型的數據，通過FIFO輪詢，效率是非常不錯的！到目前爲止，KCU1500的硬件基本都測通了，可以用它來處理實際數據了！
筆者的需求是通過QSFP接收原始中頻數據，進過處理之後，通過PCIE上傳給用戶上位機！