首先打開vivado，新建一個RTL項目。
點擊導航窗口上的IP Catalog 選項，如圖一所示：
圖一
在search處搜索自己想要的IP核的名字，例如輸入clock就會找到Clocking
Wizard 這個IP核，如圖二所示：
圖二
雙擊Clocking Wizard 這個IP核，就能彈出配置窗口，按自己的需要配置好IP核後，點擊ok，會出現下面的窗口，如圖三所示：
圖三
點擊Generate,生成IP核，然後在source窗口就會出現一個文件，如下圖4所示：
圖四
然後我就按照一般的寫verilog的方法對這個IP進行例化，就是打開clk_wiz_0.v文件，將裏面的端口定義複製到頂層文件當中，然後進行例化，但是這樣做始終會報錯，在頂層文件中不能識別這個IP，如下圖五所示，注意下圖紅色標記部分，照理說是正確例化了，但是頂層文件那兒始終是問號。
圖五
然後我又重新生成了一次IP核，還是不行，經過查閱資料，我終於找到了正確的例化方法，在生成IP核後，在source窗口的下方會出現一個IP
source的標籤，如下圖六所示：
圖六
點擊這個標籤，然後你就會發現你生成的IP核，展開它，然後展開Instantiation
Template，你會發現一個*.veo文件，雙擊打開它，把裏面的沒被註釋的程序複製到頂層文件中，如圖七所示：
圖七
保存好頂層文件後，你會發現，我們生成的IP核就成了頂層文件的下級文件了，問號也就消失了，IP核成功添加，如圖八所示：
圖八