原创 system verilog
SystemVerilog語言簡介 SystemVerilog是一種硬件描述和驗證語言（HDVL），它基於IEEE 1364-2001 Verilog硬件描述語言（HDL），並對其進行了擴展，包括擴充了C語言數據類型、結構、壓縮和
2020-07-06 05:28:18
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原创 波形文件（wlf/vcd/fsdb/shm/vpd）的區別
http://blog.sina.com.cn/s/blog_ddf93b6c0102y6lr.html
2020-07-01 09:46:42
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原创 dinigroup
https://www.dinigroup.com/ https://tech.huanqiu.com/article/3w46Oo99Gvx http://xilinx.eetrend.com/d6-xilinx/news/2018-
2020-07-01 09:46:42
原创 SDR 軟件無線電
http://gnuradio.microembedded.com/ http://mirrors.163.com/ https://www.expreview.com/69419.html http://www.doc
2020-07-01 09:46:41
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原创 Essential of FPGA Design
鏈接: https://pan.baidu.com/s/1Nz4FrIfv2tmEztel_GYm5g 提取碼: urjq
2020-06-23 23:57:00
原创 xilinx官方設計指導
c_ug949 UltraFast 設計方法指南（適用於 Vivado Design Suite）ug903 Vivado Design Suite User Guide Using Constraints
2020-06-23 23:57:00
原创 openrisc
1、https://openrisc.io/ https://github.com/openrisc/or1ksim 2、https://openrisc.io/soc.html#optimsoc https://github.com/
2020-06-23 23:56:38
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原创 PCIE測試
PCIE測試 SWITCH 由於PCIe總線使用端到端的連接方式，一條PCIe鏈路只能連接一個設備。當一個PCIe鏈路需要掛接多個EP時，需要使用Switch進行擴展。一個標準的Switch具有一個上游端口和多個下游端口。上
2020-06-16 14:16:10
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原创 vcs+verdi
1、修改filelist 2、控制檯進如sim目錄，設置環境變量 . /etc/profile 3、make auto 4、exit 5、make verdi 6、make wave
2020-06-16 02:34:45
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原创 USB PHY芯片
參考： https://www.zhihu.com/question/51436808 ULPI_v1_1 https://www.sparkfun.com/datasheets/Components/SMD/ULPI_v1_1.pd
2020-06-16 02:34:45
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