1、修改filelist
2、控制檯進如sim目錄,設置環境變量 . /etc/profile
3、make auto
4、exit
5、make verdi
6、make wave
1、修改filelist
2、控制檯進如sim目錄,設置環境變量 . /etc/profile
3、make auto
4、exit
5、make verdi
6、make wave
模塊是設計的基本單元,在Verilog中包括行爲建模(用於綜合和仿真)和結構建模(用於綜合) 在Verilog中,begin和end充當了C語言中大括號的角色,在這兩個關鍵詞之間是程序的內容部分; 模