自RISC和CISC戰爭在1990年代後期爆發以來，人們就宣稱RISC和CISC不再重要。許多人會指出指令集是無關緊要的。
但是指令集其實很重要，因爲他們限制了可以輕鬆添加到微處理器的優化類型。
作者最近一直在學習有關RISC-V指令集體系結構（ISA）的更多信息，以下是作者對RISC-V ISA最印象深刻的一些方面：
1.這是一個RISC指令集，它很小且易於學習（基礎爲47個）。對於任何對學習微處理器感興趣的人都非常友好。
2.大學中用於數字設計教學的主導架構。
3.它經過精心設計，可讓CPU製造商使用RISC-V ISA創建高性能微處理器。
4.無需授權費，並且被設計爲允許簡單的硬件實現，那麼專業的業餘愛好者原則上就可以在合理的時間內進行自己的RISC-V CPU設計。
5.易於修改和使用的開源設計。
嵌入式專欄
1
RISC的復仇
正如我開始瞭解RISC-V的好，我認識到，RISC-V其實是一個根本性的轉，因爲它讓我們回到了那個好多人認爲已經過去的計算時代。在設計方面，RISC-V就好像回到了上世紀八九十年代的經典RISC 時代。
在隨後的幾年中，許多人指出RISC和CISC的區別不再重要，因爲像ARM這樣的RISC CPU添加了很多指令，許多指令相當複雜，以至於今天它比純RISC CPU更像是一種混合。對於其他RISC CPU（例如PowerPC）也有類似的看法。
相比之下，RISC-V則是RISC CPU中的硬核。實際上，如果您閱讀有關RISC-V的討論，您會發現有人聲稱RISC-V是由一些拒絕與時俱進的老派RISC激進分子製造的。
前ARM工程師Erin Shepherd幾年前對RISC-V發表了有趣的評論：
RISC-V ISA追求極簡主義，這是一個錯誤。因爲他們過分強調了最小化指令數量，規範化編碼等。這種極簡主義的追求導致錯誤的正交性（例如將相同的指令重新用於分支，調用和返回），並且需要多餘的指令，這會影響代碼密度。指令的大小和數量。
讓我快速介紹一下。保持較小的代碼對性能有利，因爲這樣可以更輕鬆地將正在運行的代碼保持在高速CPU緩存中。
這裏的批評是RISC-V設計師過於關注使用小的指令集。這畢竟是最初的RISC目標之一。
這樣聲稱的結果是，一個現實的程序將需要更多的指令來完成工作，從而佔用更多的內存空間。
多年以來的傳統常識是，RISC處理器應添加更多指令並變得更像CISC。這個想法是，更專業的指令可以代替多個通用指令的使用。
嵌入式專欄
2
壓縮指令和宏操作融合
但是，CPU設計中特別存在兩項創新，這些創新從許多方面使添加更多複雜指令的策略變得多餘：
壓縮指令-指令在內存中進行壓縮，並在CPU的第一階段進行解壓縮。
宏操作融合-將CPU讀取的兩個或更多簡單指令融合爲一個複雜指令。
ARM實際上已經採用了這兩種策略，而x86 CPU則採用了後者，因此這並不是RISC-V的新招。
但是，這裏有一個關鍵點：RISC-V從這些策略中獲得了更大的優勢，其原因有兩個：
1.從一開始就添加了壓縮指令。ARM上使用的Thumb2壓縮指令格式必須通過將其添加爲單獨的ISA進行改進。這需要一個內部模式開關和單獨的解碼器來處理。但在RISC-V方面，壓縮指令可以添加到帶有最少400個額外邏輯門（AND，OR，NOR，NAND門）的CPU中。
2.RISC對保持唯一指令數量低的癡迷得到了回報。壓縮指令帶來更多空間。
嵌入式專欄
3
指令編碼
後一部分需要一些闡述。在RISC架構上，指令通常爲32位寬。這些位需要用於編碼不同的信息。例如，假設有一條這樣的指令（hash marks comments）：
ADD x1，x4，x8＃x1←x4 + x8
這的註冊內容x4和x8結果存儲到x1。我們需要對此進行編碼的位數取決於我們擁有的寄存器數量。RISC-V和ARM64具有32個寄存器。數字32可以用5位表示：
2^5= 32
由於必須指定3個不同的寄存器，因此總共需要15位（3×5）來編碼操作數（用於加法運算的輸入）。
因此如果我們希望在我們的指令集支持更多的東西，那麼我們小號消耗的32bit位數越多。當然，我們可以使用64位指令，但這將消耗過多的內存，從而降低性能。
通過積極降低指令數量，RISC-V留出了更多空間來添加表示我們正在使用壓縮指令的位。如果CPU看到指令中的某些位被設置，則知道應該將其解釋爲壓縮指令。
嵌入式專欄
4
壓縮指令：二合一
這意味着，我們可以將兩條16位寬的指令放入32位字中，而不必在32位字中插入一條指令。自然，並非所有的RISC-V指令都可以16位格式表示。因此，根據32位指令的效用和使用頻率來選擇它們的子集。未壓縮的指令可以使用3個操作數（輸入），而壓縮的指令只能使用2個操作數。因此，壓縮ADD指令如下所示：
C.ADD x4，x8＃x4←x4 + x8
RISC-V彙編使用C.前綴來指示彙編器應將指令轉換爲壓縮指令。但是實際上您不需要編寫此代碼。如果適用，RISC-V彙編程序將能夠選擇未壓縮指令而不是未壓縮指令。
基本上壓縮的指令減少了操作數的數量。三個寄存器操作數將消耗15位，而只剩下1位來指定操作！因此，通過使用兩個操作數，我們剩下了6位來指定操作碼（執行操作）。
實際上，這與x86彙編的工作方式非常接近，在x86彙編中，保留的位數不足以擁有3個寄存器操作數。取而代之的是，x86會花費一些位來允許例如一條ADD指令從存儲器和寄存器中讀取輸入。
嵌入式專欄
5
宏操作融合：一對一
但是，當我們將指令壓縮與宏操作融合相結合時，我們才能看到真正的收穫。你看，如果CPU得到包含兩個壓縮的16位指令的32位字，它可以融合這些成一個單一的複雜指令。
聽起來像胡說八道，難道我們不是剛回到起點嗎？我們不是要避免使用CISC樣式的CPU嗎？
不會，因爲我們避免使用很多複雜的指令，x86和ARM策略來填充ISA規範。相反，我們基本上是通過簡單指令的各種組合間接地表達大量複雜指令。
在正常情況下，宏融合存在一個問題：儘管兩條指令可以被一條指令代替，但它們仍然消耗兩倍的內存空間。但是通過指令壓縮，我們不再消耗更多空間。我們兩全其美。
讓我們看一下Erin Shepherd的例子之一。在對RISC-V ISA的批評中，她展示了一個簡單的C函數。爲了清楚起見，我重寫了一下：
int get_index（int * array，int i）{
return array [i];
}
在x86上，它將編譯爲：
mov eax，[rdi + rsi * 4]
ret
當您以編程語言調用函數時，通常會根據已建立的約定將參數傳遞給寄存器中的函數，這取決於所使用的指令集。在x86上，第一個參數放置在rdi寄存器，中第二個參數放置在中rsi寄存器中。按照慣例，返回值必須放在eax寄存器中。
第一條指令將rsi中的內容乘以4。它包含我們的i變量。爲什麼要相乘？由於array都是由整數元素組成，因此它們之間的間隔爲4個字節。因此，數組中的第三個元素實際上處於字節偏移量3×4 = 12。
之後，我們將其添加到rdi中，因爲它包含了array的基礎地址地址。這爲我們提供了array中i元素的最終地址。我們讀存儲單元的內容，並將其存儲在eax，任務就此完成了。
在ARM上，它非常相似：
LDR r0，[r0，r1，lsl＃2]
BX lr; return
在這裏，我們不是與4相乘，而是r1寄存器向左移動2位，這等同於與4相乘。這可能也是x86代碼中發生情況的更真實的表示。在x86上，您只能乘以2、4或8，所有這些都可以通過左移1、2或3來執行。
無論如何，您幾乎可以從我的x86描述中猜測其餘的內容。現在讓我們進入RISC-V，真正的樂趣開始了！（hash starts comments）
SLLI a1，a1，2＃a1←a1 << 2
ADD a0，a0，a1＃a0←a0 + a1
LW a0，a0，0＃a0←[a0 + 0]
RET
在RISC-V寄存器上，a0，a1僅是x10和x11的別名。這些是放置函數調用的第一個和第二個參數的位置。RET是僞指令（簡寫）：
JALR x0，0（ra）＃sp←0 + ra
＃x0←sp + 4 ingnoring result
JALR跳轉到ra引用返回地址的地址。ra是x1的別名。
無論如何，這看起來簡直太可怕了吧？這樣簡單而通用的操作的指令需要在表中進行基於索引的查找並返回。
確實確實看起來很糟。這就是爲什麼Erin Shepherd高度批評RISC-V團隊做出的設計選擇的原因。她寫道：
RISC-V的簡化使解碼器（即CPU前端）更容易，但以執行更多指令爲代價。但是，縮放流水線的寬度是一個難題，而對輕微（或高度）不規則指令的解碼已廣爲人知（當確定一條指令的長度不平凡時，主要的困難就出現了-x86在這種情況下尤其糟糕，因爲他們又d衆惡多前綴）。
但是，由於指令壓縮和宏操作融合，我們可以解決這個問題。
C.SLLI a1，2＃a1←a1 << 2
C.ADD a0，a1＃a0←a0 + a1
C.LW a0，a0，0＃a0←[a0 + 0]
C.JR ra
現在，這將佔用與ARM示例完全相同的內存空間。
好的，接下來讓我們做一些Macro-op融合！
RISC-V中允許將操作融合爲一個的規則之一是目標寄存器是相同的。ADD和LW（加載字）指令就是這種情況。因此，CPU將這些指令轉換爲一條指令。
如果SLLI也是如此，我們可以將所有三個指令融合爲一個。因此，CPU會看到類似於更復雜的ARM指令的內容：
LDR r0，[r0，r1，lsl＃2]
爲什麼我們不能在代碼中直接編寫這種複雜的宏操作？
因爲我們的ISA不包含對它的支持！我們有有限的可用位數。爲什麼不延長說明時間呢？因爲那會消耗太多內存，並更快地填充寶貴的CPU緩存。
但是，如果我們在CPU內部製造這些長的半複雜指令，則無需擔心。因爲在任何時候，CPU永遠不會漂浮數百條指令。因此，在每個指令上浪費128位並不重要。每個人都有很多硅。
因此，當解碼器獲得正常指令時，通常會將其轉換爲一個或多個微操作。這些微操作是CPU實際處理的指令。這些可能真的很廣泛，並且包含許多額外的有用信息。考慮到它們很寬，將它們稱爲“微型”可能看起來具有諷刺意味。但是，“微型”是指它們執行的任務數量有限。
嵌入式專欄
6
Goldie鎖定指令的複雜性
宏操作融合使解碼器的工作變得微不足道：我們沒有將一條指令變成多個微操作，而是採取了多種操作並將它們變成一個微操作。
因此，現代CPU中發生的事情顯得有些奇怪：
1.首先，它通過壓縮將兩條指令組合爲一條。
2.然後通過解壓將其分爲兩部分。
3.通過宏操作融合將它們組合回一個操作中。
相反，其他指令最終可能會分成多個微操作，而不是被融合。爲什麼有些人會融合而另一些人會分拆呢？關鍵是最終要進行適當程度的複雜性的微操作：
不太複雜，因爲否則它無法在爲每個指令分配的固定數量的時鐘週期內完成。
不太簡單，因爲那樣我們就在浪費CPU資源。執行兩次微操作所需的時間是執行一次微操作所需時間的兩倍。
這一切都始於CISC處理器。英特爾開始將其複雜的CISC指令拆分爲微操作，因此它們可以像RISC指令那樣更輕鬆地適應其流水線。但是，在後來的設計中，他們意識到許多CISC指令是如此簡單，以至於它們很容易與一種中等複雜的指令融合在一起。如果執行的指令較少，則可以更快地完成。
嵌入式專欄
7
這樣設計的好處
好的，這有很多細節，也許很難弄清重點是什麼。爲什麼要進行所有這些壓縮和融合？這聽起來像很多額外的工作。
首先，指令壓縮與zip壓縮完全不同。“壓縮”一詞有點用詞不當，因爲立即解壓縮已壓縮的指令非常簡單。這樣做不會浪費時間。記住，對於RISC-V來說很簡單。僅使用400個邏輯門，即可執行解壓縮。
宏操作融合也是如此。儘管這看起來很複雜，但是這些方法已經在現代微處理器中使用。因此，已經支付了這種複雜性的稅收或成本。
但是，與ARM，MIPS和x86設計人員不同，RISC-V設計人員在開始設計ISA時就知道指令壓縮和宏操作融合。或更準確地說，競爭對手在設計原始ISA時對此一無所知。在設計x86和ARM指令的64位版本時，他們可能已經考慮到了這一點。爲什麼他們沒有，我們只能推測。但是，似乎公司喜歡製作新的ISA，而這些ISA不會偏離更早的版本。通常，這是要消除過去的明顯錯誤，而不是徹底改變哲學。
通過使用第一個最小指令集的各種測試，RISC-V設計人員取得了兩個重要發現：
1.RISC-V程序通常會比其他任何CPU體系結構佔用或減少內存空間。包括x86，考慮到它是CISC ISA，它本來可以節省空間。
2.與其他ISA相比，它需要執行的微操作更少。
基本上，通過設計具有融合功能的基本指令集，他們能夠融合足夠多的指令，從而使任何給定程序的CPU執行的微操作都比競爭對手少。
這使得RISC-V團隊將宏操作融合作爲RISC-V的核心策略。您可以在RISC-V手冊中看到很多有關可以融合哪些操作的註釋。您會看到已對指令進行了修訂，以便更輕鬆地融合以常見模式顯示的指令。
將ISA保持較小意味着學生更容易學習。這意味着對於學習CPU架構的學生來說，實際上更容易構建運行RISC-V指令的CPU。
RISC-V具有每個人都必須實現的小型核心指令集。但是，所有其他指令都作爲擴展的一部分存在。壓縮指令只是一個可選擴展。因此，對於簡單設計，可以省略。
宏操作融合只是一種優化。它不會改變整體行爲，因此不需要您在特定的RISC-V處理器中實現它。
相反，對於ARM和x86，很多複雜性不是可選的。即使您嘗試創建最小的簡單CPU內核，也必須實現整個指令集和所有複雜的指令。
嵌入式專欄
8
RISC-V設計策略
RISC-V吸收了我們對現代CPU的瞭解，並使其成爲設計和ISA的選擇。例如，我們知道：
今天，CPU內核具有先進的分支預測器。他們的預測可以在90％的時間內糾正。
CPU內核是超標量的，這意味着它們可以並行執行多個指令。
使用亂序執行是超標量的。
它們已pipelined。
這意味着不再需要諸如ARM支持的條件執行之類的東西。在ARM上支持以指令格式佔用位。RISC-V可以保存這些位。
有條件執行的最初目的是避免分支，因爲分支對pipeline不利。爲了使CPU快速運行，通常會預取下一條指令，以便在上一條指令完成其第一階段後立即選擇下一條指令。
但是對於條件分支，開始填充pipeline時，您不知道下一條指令在哪裏。但是，超標量CPU可以簡單地並行執行兩個分支。
這也是RISV-C沒有狀態寄存器的原因。這在指令之間創建了依賴關係。每條指令越獨立，與另一條指令並行運行就越容易。
RISC-V策略基本上是，我們如何才能使ISA儘可能簡單，並儘可能簡化RISC-V CPU的最小實現，而又無需做出使高性能CPU成爲可能的設計決策。
原文地址：
https://erik-engheim.medium.com/the-genius-of-risc-v-microprocessors-b19d735abaa6
1.做備忘|GD32 Arm MCU物聯網開發者線上課程不容錯過！
免責聲明：本文系網絡轉載，版權歸原作者所有。如涉及作品版權問題，請與我們聯繫，我們將根據您提供的版權證明材料確認版權並支付稿酬或者刪除內容。