原创 如何計算浮點數? (SOC) (Verilog) http://www.cnblogs.com/oomusou/archive/2008/10/11/verilog_floating.html
Abstract 演算法常常會遇到浮點數運算，如何計算浮點數是Verilog初學者常問的問題。 Introduction 使用環境：Quartus II 8.0 在DE2的DE2_TV與DE2-70的DE2_70_TV範例中，有個YCb
2020-07-01 19:00:39
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原创 The difference between register(寄存器), latch(鎖存器) and flip-flop(觸發器)
關於硬件中常見的基本存儲元件的定義、中英文對應的名字會模糊，今天特地查明具體定義。 flip-flop：觸發器，是時鐘邊沿觸發，可存儲1 bit data，是register的基本組成單位，結構圖如下： register:寄存器，a
2020-07-01 19:00:39
原创 VS2010 如何添加H文件目錄和LIB目錄http://blog.csdn.net/blaider/article/details/6630232
VS2010 如何添加H文件目錄和LIB目錄 分類： Visual Studio開發工具 2010dll 第一次使用VS2010，也是初學者開始編寫VC++，程序首先學習編寫DLL文件，編譯完自己的DLL文件後，要在其它項目中
2020-07-01 19:00:39
原创 class-new()函數, static or automatic(systemverilog)
在systemverilog中支持class，class與module有些相似，此class與c++中的class類似。 class只有經過了new()函數才真正開闢了內存，否則只是一個空的、沒有實際存在。 Sonet_static st
2020-07-01 19:00:39
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原创 systemverilog 中多種always
在systemverilog中，仍然支持verilog中的always,但同時新增了always_comb and always_latch blocks，在time 0時刻always會被執行一次，並且always中被賦值的變量不能再
2020-02-21 05:45:25
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原创 如何轉載博客
1、找到要轉載的文章，用chrome瀏覽器打開，右鍵選擇審查元素 2、在chrome中下方的框裏找到對應的內容，html腳本中找到對應的節點，選中節點，網頁上被選中內容會被高亮顯示，然後右鍵菜單選中 Copy as HTML 3、
2020-02-21 05:45:25
原创 Procedural Statements-各種功能模塊簡單說明(systemverilog)
Procedural statements are introduced by the following initial // enable this statement at the beginning of simulation
2020-02-21 05:45:25
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原创 Program Block-systemverilog
systemverilog中的Program Block與module有些類似，但module是基於硬件思想，Program Block純粹是爲了仿真。如果不熟悉program,可以不用program. The program blo
2020-02-21 05:45:25
原创 在linux中HDL的unit文件架構
在linux系統中，若使用modelsim作爲仿真工具，文件的系統架構規範寫法爲： 建造unit_name文件夾，裏面分兩個sub-folder：source,modelsim.在source中有兩個sub-folder:rtl,tb,分
2020-02-21 05:45:25
原创 If statement,case and loop(Linux)
Basic If Statements if [ <some test> ]then<commands>fi If Else if [ <some test> ]then<commands>else<other commands>
2020-02-21 05:45:25
原创 Functions, used in script(Linux)
Function 可以有兩種寫法： function_name () {<commands> } or function function_name {<commands> } 在bash中，function的參數傳遞與c語言等不
2020-02-21 05:45:25
原创 Synchronization and Edge-detection-檢測非時鐘信號邊沿
Synchronization and Edge-detection 當我們對某非時鐘信號邊沿進行檢測時，如： always @(posedge strobe) 在FPGA中，當檢測到此語句就會把strobe當作時鐘信號，通過clo
2020-02-21 05:45:25
原创 VI 編輯器(Linux)
vi <file> ：新建文件，進入vi編輯器界面。需要按i進入insert模式，按Esc退出。 ZZ (Note: capitals) - Save and exit:q! - discard all changes, since t
2020-02-21 05:45:25
原创 module的嵌套調用與執行順序分析(systemverilog)
在systemverilog中，module可以被嵌套調用。最頂層的module名應與vsim.do中指定的模塊名相同：vsim -t fs -novopt sim_top glbl，此表示仿真頂層模塊名爲：sim_top.仿真是從頂層模
2020-02-21 05:45:25
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原创 Linux 常用命令，show/kill process
進入manual後，按q退出。 Linux 常用命令 No 命令 功 能 實 例 show/kill process: ps -u username -A 顯示username用戶的所有process kill [sig
2020-02-21 05:45:25