原创 【ZYNQ】 cache解決問題
在進行PS-PL之間的DMA傳輸時，不可避免會遇到Cache問題。今天在這裏講一下Cache的解決方法。其中參考了forums.xilinx.com的處理方法。 首先解釋爲什麼DMA會引入Cache問題（專業名稱爲Cache一致性問題）。
2020-06-17 18:40:35
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原创 【Linux】 cache 一致性
一塊mem或者外設寄存器可能會被CPU和另外一個master 去訪問，導致data 不一致的問題。 工程中一般有兩種情況： （1）寄存器地址空間。寄存器是CPU與外設交流的接口，有些狀態寄存器是由外設根據自身狀態進行改變，這個操作對CPU
2020-06-17 18:27:44
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原创 【ZYNQ——自定義AXI IP核】—— Linux系統下驅動程序和應用程序編寫
在前面3篇博客的前提下，已經成功將硬件IP添加到了系統。接下來要進行硬件IP驅動得編寫和應用程序的編寫。硬件驅動和應用程序的源文件下載地址：http://download.csdn.net/detail/young_fly/9509915
2020-06-17 15:00:24
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原创 【ZYNQ-7000開發之四】PS讀寫PL端BRAM
本篇文章目的是使用Block Memory進行PS和PL的數據交互或者數據共享，通過zynq PS端的Master GP0端口向BRAM寫數據，然後再通過PS端的Mater GP1把數據讀出來，將結果打印輸出到串口終端顯示。 涉及到AXI
2020-06-11 04:49:41
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原创 【FPGA——基礎篇】verilog中assign和always@(*)兩者描述組合邏輯時的差別
verilog描述組合邏輯一般常用的有兩種：assign賦值語句和always@(*)語句。兩者之間的差別有： 1.被assign賦值的信號定義爲wire型，被always@(*)結構塊下的信號定義爲reg型，值得注意的是，這裏的
2020-06-11 04:49:41
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原创 【Anaconda——安裝篇】Anaconda+Tensorflow環境搭建：快速指南
環境：win7 32位，anaconda 4.2.0 1.建立TensorFlow的運行環境 打開anoconda navigator，點擊左下角create鍵，創建tensorflow環境 2.在conda環境中安裝Tenso
2020-06-11 04:49:41
原创 【Vivado——FPGA硬件調試（二）】 例化ILA核
Vivado環境下，FPGA硬件調試方法很多，但常用方法主要圍繞 ILA核展開。 ILA核簡介 ILA是Vivado下的一個Debug IP核，類似於片上邏輯分析儀。在上一篇文章中，我們介紹了mark debug + set up deb
2020-06-11 04:49:41
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原创 【Anaconda ——問題篇】Import cv2 ImportError:DLL load failed:找不到指定模塊 解決方法
實驗環境： 系統版本：Win 7 旗艦版 Anaconda ：Python 3.5.6 | Anaconda 4.2.0(64-bit) 問題描述： 安裝OpenCV後使用import cv2 時出現如下錯誤 : 解決方法： 1.檢查V
2020-06-11 04:49:41
原创 【數據結構——數組（一）】查找數組中第二小的元素
第二小的元素 這裏有很多方法可以實現： 方案一：按遞增順序對數組進行排序，堆排、快排、歸併排序等等都可以達到目的。排序數組中的前兩個元素是兩個最小的元素。這個解的時間複雜度是O(nlogn)。 關於排序算法後續會繼續更新。 方案二：掃描
2020-06-11 04:49:41
原创 【數據結構——面試篇】數據結構與算法總結
數據結構部分： 1、數組和鏈表的區別。（很簡單，但是很常考，記得要回答全面） C++語言中可以用數組處理一組數據類型相同的數據，但不允許動態定義數組的大小，即在使用數組之前必須確定數組的大小。而在實際應用中，用戶使用數組之前無法確定數
2020-06-11 04:49:41
原创 【數據結構——數組（二）】查找數組中第k大的數
問題： 查找出一給定數組中第k大的數。例如[3,2,7,1,8,9,6,5,4]，第1大的數是9，第2大的數是8…… 思考： 1. 直接從大到小排序，排好序後，第k大的數就是arr[k-1]。 2. 只需找到第k大的數，不必把所有
2020-06-11 04:49:41
原创 【FPGA——基礎篇】同步FIFO與異步FIFO——Verilog實現
FIFO是英文First In First Out 的縮寫，是一種先進先出的數據緩存器，他與普通存儲器的區別是沒有外部讀寫地址線，這樣使用起來非常簡單，但缺點就是只能順序寫入數據，順序的讀出數據， 其數據地址由內部讀寫指針自動加1完成，不
2020-06-11 04:49:31
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原创 【FPGA——乘法運算】基於USE_DSP資源來實現
0 背景 最近工程主要涉及到乘法和加法運算，然後想將兩個無符號數的乘法採用USE_DSP硬核來實現。 1 過程 軟件版本：Vivado 2017.4 Synthesis Settings：
2020-02-21 11:43:17
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原创 【Vivado——綜合】Vivado 綜合設置指令列表（RTL/GUI/TCL版本）
參考鏈接：https://www.xilinx.com/support/answers/55185.html 上述鏈接，提供了Vivado和XST版本開發套件的綜合配置選項信息，包括RTL/TCL/GUI版本，可參考。 點贊
2020-02-21 11:43:17
原创 【FPGA——工具篇】32個FPGA開源網站
1. OPENCORES.ORG 這裏提供非常多，非常好的PLD了內核，8051內核就可以在裏面找到。 進入後，選擇project或者由http//www.opencores.org/browse.cgi/by_category進入
2019-06-10 21:21:33
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