原创 【JAVACard】智能卡 電子錢包
一、需求分析 設計一個電子錢包小程序，要求至少實現電子錢包安裝、選擇與撤銷選擇、存款、借款、獲取身錢包餘額、身份驗證的功能。 身份驗證可通過PIN碼來設置。 存款、借款、消費可以通過設置一餘額變量Balan
2020-07-07 05:05:11
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原创 【verilog】十一、m序列發生器
一、定義 m序列：最長線性反饋移位寄存器序列的簡稱。是一種僞隨機序列、僞噪聲碼。 僞隨機序列：不能預先確定但可以重複實現的序列。 二、原理 遞推方程： 特徵方程： x^i僅指明其係數代表ci的值，x本身的取值並無實際意義。
2020-07-04 16:04:40
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原创 【微機原理與接口技術】彙編 字節數據排序
目錄 一、題目要求 二、算法設計 三、程序測試 四、源代碼 一、題目要求 在 buf 緩衝區中存放有 50 個字節數據(無符號數)，編寫程序將這些數據由小到大排序，排序後的數據仍放在該區域中。原始數據在源程序中由定義給
2020-07-04 00:36:12
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原创 【verilog】附 操作符
附：操作符 2020年2月26日 15:36 -算數操作符： -雙目：加減乘除、求冪、取模。均同C。 如果操作數的任一位爲x，那麼運算結果全部爲x。即操作數值不確定，結果肯定不確定。 -單目：正負（單目+-優先級高於雙目+-），建
2020-06-21 18:37:49
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原创 【微機原理與接口技術】二、8086系統結構
-8086CPU內部結構 1、總線接口部件BIU（Bus Interface Unit）： -描述：8086CPU與外部（存儲器和I/O端口）的接口，提供16位雙向數據總線和20位地址總線。 -作用：地址形成、取指令、指令排隊、讀/
2020-06-21 17:53:03
原创 【微機原理與接口技術】三、8086尋址方式
-8086尋址方式： 尋址方式：指令中說明操作數所在地址的方法。 指令區別：計算機指令通常包含操作碼和操作數兩部分。指令有單操作數、雙操作數、無操作數的區別。雙操作數要用逗號將兩操作數分隔開，逗號右邊操作數稱爲源操作數，逗號左邊操作數稱爲
2020-06-21 17:53:03
原创 【verilog】八、時序與延遲
-分佈延遲：將延遲值賦給電路中獨立的門，或是在單獨的assign語句中指定延遲值。 -集總延遲：將所有路徑的積累延遲彙總於輸出門處。 -引腳到引腳的延遲：分別把延遲給模塊中從每個輸入到每個輸出之間的所有路徑。 -路徑延遲建模：
2020-06-21 17:53:03
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原创 【verilog】四、數據流建模
-數據流建模：根據數據在寄存器之間的流動和處理過程對電路進行描述，而不是直接對電路的邏輯門進行實例引用。 -連續賦值語句：Verilog數據流建模的基本語句，用於對線網進行賦值。 驅動強度是可選項，默認值爲strong1和strong0
2020-06-21 17:53:03
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原创 【verilog】五、行爲級建模
Verilog支持設計者從算法的角度，即從電路的外部行爲對其進行描述。 -結構化過程語句：initial語句和always語句。Verilog中的各個執行流程（進程）併發執行，每個initial語句和always語句代表一個獨立的執行過程
2020-06-21 17:53:03
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原创 【verilog】二、模塊與端口
-verilog模塊組成： -端口：模塊與外界環境交互的接口。所有端口隱含地聲明爲wire類型。若希望輸出端口保存數值，則需要顯式的聲明爲reg類型；輸入與雙向端口不能被聲明爲reg類型。 三種端口類型如下： input：輸入； o
2020-06-21 17:53:03
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原创 【verilog】九、UDP
-UDP：用戶自定義原語（User-defined Primitive），自成體系，UDP中不能調用其他原語或模塊。 UDP有兩種類型： 1、表示組合邏輯的UDP：輸出僅取決於輸入信號的組合邏輯； 2、表示時序邏輯的UDP：下一個輸出值不
2020-06-21 17:53:03
原创 【verilog】三、門級建模
-門的類型： -與門、或門：輸出端口排在最前面，輸入端口有多個，依次排在輸出端口之後； and a1(OUT, in1, in2, in3, in4);//類似這樣 -緩衝器、非門：可以有多個輸出端口，只有一個輸入端口且必須
2020-06-21 17:53:03
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原创 【verilog】一、基本概念與層次建模
一、基本概念 -大小寫：相關，關鍵字均爲小寫； -註釋：同C語言， //爲單行註釋 /* 多行 註釋 不允許再嵌套多行註釋*/ -操作符：同C，分單目、雙目、三目； -數字聲明： -指明位數： <size>'<bas
2020-06-21 17:53:03
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原创 【verilog】十、時鐘信號與復位信號
1.常規時鐘 1) initial: parameter clk_period = 10; reg clk; initial begin clk = 1'b0; forever #(clk_period / 2) clk = ~clk;
2020-06-21 17:53:03
原创 【verilog】七、常用關鍵字
-過程連續賦值： 過程賦值：將值賦給寄存器，之一直保存在寄存器中，直到另一個過程賦值將另外一個值存放在該寄存器中； 過程連續賦值：允許在有限時間段內將表達式的值連續地加到寄存器或線網。左邊只能是寄存器或寄存器組。 -assign和deas
2020-06-21 17:53:02
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