【verilog】八、時序與延遲

-分佈延遲:將延遲值賦給電路中獨立的門,或是在單獨的assign語句中指定延遲值。

 

-集總延遲:將所有路徑的積累延遲彙總於輸出門處。

 

-引腳到引腳的延遲:分別把延遲給模塊中從每個輸入到每個輸出之間的所有路徑。

 

-路徑延遲建模:在模塊的源引腳(輸入或輸入輸出)和目標引腳(輸出或輸入輸出)之間的延遲稱爲模塊路徑延遲。

-specify塊:關鍵字specify-endspecify;包含:給穿過模塊的所有路勁指定引腳到引腳的時序延遲;在電路中設置時序檢查;定

義specparam常量;

-並行連接:位與位對應連接

 

 

-全連接:

 

 

-邊沿敏感路徑:

 

-specparam聲明語句:用於在specify中定義參數。

 

-條件路徑延遲(狀態以來路徑延遲SDPD):關鍵字if(不能使用else)

 

-上升、下降、關斷延遲:給任意路徑定義1、2、3、6、12個延遲。

-1個:

 

-2個:

 

-3個:

 

-6個:

 

-12個:

 

-最小值、最大值、典型延遲值:(min:typ:max)

 

-處理x狀態轉換:

1、從x到已知狀態的轉換應當消耗可能的最大時間;

2、從已知狀態到x的轉換應當消耗可能的最小時間;

 

-時序檢查

-$setup與$hold:檢查設計中時序元件的建立保持約束。

1、建立時間是數據必須在有效時鐘邊沿之前到達的最小時間;

2、保持時間是數據在有效時鐘邊沿之後保持不變的最小時間。

 

-$setup:

如果(Treference - Tdata_event)< limit 則報告違反約束

 

-$hold:

如果(Tdata_event - Treference)< limit 則報告違反約束

-$width:檢查脈衝寬度是否滿足最小寬度要求。

 

違約條件同setup與hold

用於檢查信號值從一個跳變的下一個跳變之間的時間,data_event是reference_event信號的下一個反向跳變沿。

 

 

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