verilog module 傳參數後，該模塊如何應用其參數

module  module_name  #(parameter  WD = 12)(

相關接口定義

);

always@(posedge clk or negedge rst_n)begin

if(!rst_n)

 x <= {WD{1'b0}};//注意這裏不要寫成WD‘h0,由於本人寫成這樣出現了錯誤，在一個討論的羣裏尋求大神們未果，自己修改成這樣，就0k來。

else

x <= others;

end

endmodule