原创 quartus16.1使用過程中的錯誤原因分析
在項目中基於quartus16.1做A10 soc開發中發現經常會有各種莫名錯誤，排除相關設置及設計代碼原因後，有相當一部分問題原因跟基於16.1開發A10項目時對服務器硬件資源需求相關。 問題原因及現象： （1）quartus編譯過程
2018-09-01 05:49:32
2
原创 轉載：verilog組合邏輯描述用assign或者always@(*)的區別
///轉載 verilog描述組合邏輯一般常用的有兩種：assign賦值語句和always@(*)語句。兩者之間的差別有： 1. 被assign賦值的信號定義爲wire型，被always@(*)結構塊下的信號定義爲reg型，
2018-09-01 05:49:32
6
原创 verilog加法溢出判斷（附代碼）
版權聲明：本文爲博主皮皮http://blog.csdn.net/pipisorry原創文章，未經博主允許不得轉載 補碼加法運算溢出判斷三種方法： ［方法一］ Xf、Yf分別兩個數的符號位,Zf爲運算結果符號位。 當Xf =Yf =0（兩
2018-09-01 05:49:30
448
原创 Timing相關
1、minimum pulse width summary Reports the results of minimum pulse width and minimum period checks. A minimum pulse wi
2018-09-01 05:49:30
3
原创 altera a10邏輯資源知識點筆記
1、memory Byte Enable in Embedded Memory Blocks The embedded memory blocks support byte enable controls: • The byte en
2018-09-01 05:49:30
2
原创 verilog防綜合語句設置
我在XST綜合時，未接輸出端口的寄存器被優化掉了， 如何防止ISE綜合時你想抓取的信號不被優化掉： 1.右鍵synthesis，在綜合選項裏將keep hierarchy選擇YES ，或者選擇soft（在綜合時保持層次，在實現時有利用
2018-09-01 05:49:30
56
原创 verilog testbench編寫筆記
1、initial模塊賦值時注意在時鐘上升沿打入數據 initial begin ax = 16'd0; ay = 11'd0; bx = 16'd0; by = 11'd0; enb1
2018-09-01 05:49:22