原创 計數器作業提交
module zuoye(CLK,CNT,RST) ; input CLK,RST; output [ 3 : 0 ] CNT; reg [ 3 : 0 ] CNT; reg [3:0] max=4'd0110; always @
2020-06-11 19:10:45
原创 FPGA對定點數的處理 作業
作業1 • 使用二進制表示數字，是計算機科學中最基本的問題之一。 • 使用FPGA進行數學運算，本質上就是要把數學模型、公式，映射成數字電路。 • 用FPGA實現定點數運算，對於設計運算單元電路很重要。 • 請自行
2018-09-04 08:48:28
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原创 計數器作業提交-李京會-1692200810J2002-新媒體研究院-新媒體
module zuoye(CLK,CNT,RST) ; input CLK,RST; output [ 3 : 0 ] CNT; reg [ 3 : 0 ] CNT; reg [3:0] max=4'd0110; always @ (
2018-09-04 08:48:28
原创 第二次計數器作業
第一部分作業 總體思路：先設計一個合適頻率的時間基準模塊，用溢出信號作爲是使能信號輸入，再設計符合顯示要求的計數器，再設計數碼管顯示模塊，顯示出來。 人工繪製RTL圖： 計數部分 時間基準部分 quartus生成RTL結構圖 總體結構
2018-09-04 08:48:27
原创 FM調製解調
FM調製解調 1.matlab仿真 先用matlab仿真，驗證算法的可行性。 代碼如下： echo off close all clear all clc %%%%%%%%%%%%%%%%%%FM調製%%%%%%%%%%%%%%%
2018-09-04 08:48:26
原创 FPGA內部如果有無符號數轉換
1.無符號數轉化爲有符號數 input [9:0] DAT_ADC ; output [9:0] DOUT ; reg signed [9:0] DOUT ; always @ (posedge CLK_ADC) be
2018-09-04 08:48:26
原创 DPSK+PM調製解調
將隨機信號作爲信息碼元，DPSK編碼後經過成型濾波器整型，將信號波形進行相位調製，經過高斯白噪聲(AWGN)信道。利用正交解調法解調出波形，對解調信號的進行抽樣判決解調出相對碼從而得到原始碼。 echo off close all cle
2018-09-04 08:48:26
原创 常用的testbench和matlab代碼之讀取和寫入文本代碼
常用的testbench和matlab代碼之讀取和寫入文本代碼 1.matlab寫入文本 因爲modelsim沒有區分有無符號，所以需要先將十進制有符號數進行量化再轉化爲二進制數，然後寫入文本。（量化位數即輸入的位數）代碼如下：(請自
2018-09-04 08:48:26
原创 DDS作業
實驗內容 在FPGA上設計一個DDS模塊，在DE0 開發板上運行，在FPGA芯片內部合成出數字波形即可。不用輸出模擬信號，本模塊滿足以下條件： 使用板載晶振的50MHz時鐘，合成以下頻率的信號1、500KHz 正弦波信號。 2
2018-09-04 08:48:06