原创 關於jesd204B調試總結

jesd204B很早之前就開始弄,最開始用的是xilinx ip,只是簡單的做了tx的,成功發送了一個sin信號,然後因爲後面做其他項目放了接近一年,中間雖然做AD9371確實用的了jesd204的,但是實際AD9371官方給了demo也

原创 system generator出現illegal period錯誤

第一次自己嘗試搭建system generator工程,出現下面的錯誤,一直以爲週期有問題,試了一直沒解決,後來發現自己粗心導致的。現在記錄一下,防止之後再出現同樣的問題。 出錯原因是標紅地方是默認值,沒有改成你實際的採用值:

原创 system generator 中slice的使用

雙擊Simulink中的圖標可以調用塊參數對話框 模型。 特定於該塊的參數如下: Width of slice (Number of bits):指定要提取的位數。 Boolean output:告知單個位片是否應爲布爾類型。 Spe

原创 System Generator中black box使用

        將.v文件放在slx文件所在路徑下,添加一個Black Box到model中,會自動彈出一個窗口,選擇DeInterleave.v文件。初始化完畢後,軟件會自動生成一個DeInterleave_config.m的MATLA

原创 Xilinx FIFO IP core 使用

一、FIFO Generator IP的引腳信號含義 1. almost full 和 almost empty flags用來指示只剩一個字了。 2. Programmable full and empty status flags可以

原创 fir多相濾波器實現

這幾天剛好要做成型,這裏做個筆記: 之前一直使用的多相查找表形式的實現成型,但是不適合目前的項目需求,所以採用fir ip實現多相,因爲速率如果是250Mhz,再採用4倍插值去實現四相成型那麼實際速率就是1Ghz了,這裏用最傻瓜的模式去實

原创 基於vivado的fir ip核的重採樣設計與實現

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原创 接收機靈敏度的計算公式推導和分析

接收機靈敏度定義的接收機能夠接收到的並且還能正常工作的最低電平強度。接收機靈敏度跟很多東西有關,如噪聲係數、信號帶寬、解調信噪比等,靈敏度一般來說越高(數值越低),說明其接收微弱信號的能力越強,但也帶來容易被幹擾的毛病,對於接

原创 System generator常見報錯集錦

該帖會根據提示錯誤持續更新: 1、運行程序沒有其他錯誤,內部模塊顯示s-function出錯,出現內建錯誤,是環境路徑的問題。下面錯誤也是環境問題導致的。 2、出現下面錯誤是因爲路徑太長導致。 3、[DRC INBB-3]錯誤 ER

原创 XILINX GTX學習筆記

原文鏈接:https://blog.csdn.net/Real003/article/details/96010745 關於GTX接口網上理論的介紹有很多,以及IP核的配置介

原创 插值和抽取的影響

 插值信號帶寬變窄,抽取信號帶寬變寬。 參考:https://blog.csdn.net/wordwarwordwar/article/details/80715846 參考:https://mp.weixin.qq.com/s?src=

原创 AD9361相關解釋

原文鏈接:https://blog.csdn.net/linbian1168/article/details/92710699 文章目錄AD9361示意圖典型特性接收通路發射

原创 關於jesd204調試總結

jesd204很早之前就開始弄,最開始用的是xilinx ip,只是簡單的做了tx的,成功發送了一個sin信號,然後因爲後面做其他項目放了接近一年,中間雖然做AD9371確實用的了jesd204的,但是實際AD9371官方給了demo也不

原创 關於system generator

最近在學system generator,哎,問題很多,雖然看了基礎的教程,一上手,一大堆問題,有大佬要一起學習或者爲人熱心的大佬指點下小弟嗎?歡迎發郵件到[email protected],拜謝。

原创 基於zynq7000與ad9361的移植與平臺搭建

對最近工作的總結吧: 1、首先將zc706與ad9361成功移植到ax7350與ad9361。(成功抓取到dac的數據和adc存下來的數據,經過打印確定正確) 之前共享了AD9371移植到KC705,這次就暫時不共享了(看情況共享不)。