FPGA公司主要是兩個Xilinx和Altera（現intel PSG），我們目前用的ISE是Xilinx的開發套件，現在ISE更新到14.7已經不更新了，換成了另一款開發套件Vivado，也是Xilinx的產品，intel的開發套件是Quartus II系列，我們實驗室這兩款公司的開發板都有，不過對於入門來說，選擇ISE有兩個原因，一是它比Vivado快多了，二是它和Quartus II相比不用自己寫測試文件（激勵）。實驗室的板子這兩個公司都有，代碼都是可以移植的，學習的話都要學的，軟件不是問題，重點是FPGA的設計思想。本篇呢就用一個實例，基於FPGA 的流水燈來介紹一下ISE的使用完整流程。
打開軟件，點擊file——new project。
建立一個新的工程，工程名爲led_water，next~。
這裏設置板卡信息，我使用的板子是basys2，語言爲verilog HDL，next~。
這裏是總結界面，點擊finish。
右鍵點擊new source。
選擇verilog module。文件名輸入爲led
Next~
Finish~
這是流水燈的代碼，
代碼編寫完成後，點擊view RTL Schematic即可進行編譯，可查看原理圖。
原理圖生成了，便沒有語法錯誤，接下來盡心時序仿真，檢查邏輯錯誤。
重新新建一個文件，verilog test fixture，文件名爲tb_led。
Next~
Finish。
點擊simulation，這是仿真界面，雙擊測試文件，查看代碼。
在測試文件裏添加這兩行代碼，產生時鐘，復位信號置1，電路正常工作。
爲了查看仿真波形迅速，這裏將代碼裏的計數器參數改小點。
點擊simulate behavioral model，運行仿真。
1 開始 2 暫停 3 查看波形
將波形放大查看，可以看到仿真完全正確
仿真正確後，就可以進行引腳約束從而進行板級仿真了。點擊I/O pin planning（planahead）-post-synthesis打開引腳約束軟件。
彈出的窗口點擊yes。
這個界面Close~
這裏就可根據板子上的引腳或手冊來約束引腳。完成後點擊close。
引腳約束完成後就可以綜合，點擊configure target device進行綜合。
雙擊boundary scan
在空白處右鍵，然後點擊initialize chain。
選擇生成的bit文件，雙擊打開。
這個窗口是提示是否下載到flash中，選擇no
Cancel~
OK~
然後個界面點擊program，下載bit流文件到板子上
這樣就下載成功了。