注：試題是在王道論壇上面下載的，答案是參考教材和習題解答相關內容寫的，如有錯誤，請評論指正，不吝賜教，共勉！
計算機組成原理部分
五
（1） 指令週期是CPU每取出並執行一條指令所需要的全部時間，最基本的指令週期包括取指週期和執行週期。
（2） 主存與cache的地址映射有直接映射、全相聯映射、組相聯映射，其中全相聯映射的成本最高。
（3） 若浮點數格式中基值一定，且尾數採用規格化表示法，則浮點數的表示範圍取決於階碼的位數而精度取決於尾數的位數。
（4） 在異步通信中，沒有固定的總線傳輸週期，通信雙方通過請求/響應信號聯絡。
（5） 已知[X]補=1.0000，則X=-1.0000，[X]補 =1.1000 [X]原=1.1000
（6） EFH
（7） 1101 0100 11110101
（8） 若控制單元CU採用微程序設計方法實現，當指令取至指令寄存器後，每一條機器指令微程序的入口地址根據指令操作碼 ，通過微地址形成部件形成。
六
（1） 串行傳輸和並行傳輸有什麼區別？
串行傳輸是指數據在一條線路上按位依次進行傳輸，線路成本低，但速度慢，適合於遠距離的數據傳輸。並行傳輸是每個數據位偶有一條獨立的傳輸線，所有的數據位同時傳輸其傳輸速度快、成本高，適合於近距離、高速傳輸的場合。
根據題目給出的字符格式，一幀包含1+8+1+1=11位
故波特率爲（1+8+1+1）*120=1320bps=1320波特
（2） 主存系統的命中率4800/（4800+200）=0.96
平均訪問時間50*0.96+250*0.04=58ns
（3） 多重中斷：當CPU正在執行某個中斷服務程序時，另一箇中斷源又提出了新的中斷請求，而CPU又響應了這個新的請求，暫時停止正在運行的服務程序，轉去執行新的中斷服務程序，這稱爲多重中斷，又稱中斷嵌套。爲了實現多重中斷需要具備
1）提前設置“開中斷”指令
2）優先級別高的中斷源有權中斷優先級別低低中斷源。
（4） DMA傳送過程包括預處理、數據傳送和後處理3個階段。傳送4KB的數據長度需
（4KB）/（4MBps）=0.001s
如果磁盤不斷進行傳輸，每秒所需DMA輔助操作的時鐘週期數爲（1000+500）/0.001=1500000
故DMA輔助操作佔用CPU的時間比率爲
[1500000/(50*106)]*100%=3%
（5） 並行加法器由若干個全加器組成。串行進位鏈是指並行加法器中的進位信號採用串行傳遞。並行進位鏈是指並行加法器中的進位信號時同事產生的，又稱先行進位、跳躍進位等。通常並行進位鏈有單重分組和雙重分組兩種實現方案。
七
（1）若X，Y均爲正，則[X+Y]補=[X+Y]原=[X]原+[Y]原=[X]補+[Y] 補
若X，Y 均爲負，則[X]補+[Y]補=-[-X]補-[-Y]補=-（[-X]原+[-Y]原）=-[-(X+Y)]原=[X+Y]補
若X，Y異號，設X爲正，則[X]補+[Y]補=[X]補-[-Y]補=[X]原-[-Y]原=[X-(-Y)]原=[X+Y]補
（2）間址週期微操作
間址週期完成取操作數有效地址的任務
1）將指令的地址碼部分（形式地址）送至存儲器地址寄存器，記作Ad（IR）->MAR
2）向主存發送讀命令，啓動主存作讀操作，記作1->R
3）將MAR（通過地址總線）所指的主存單元中的內容（有效地址）經數據總線讀至MDR內，記作M（MAR）->MDR
4）將有效地址送至指令寄存器的地址字段，記作MDR->Ad(IR)
中斷週期微操作
1）將特定地址“0”送至存儲器地址寄存器，記作0->MAR
2）向主存發寫命令，啓動存儲器作寫操作，記作1->W
3）將PC的內容（程序斷點）送至MDR，記作PC->MDR
4）將MDR的內容（程序斷點）通過數據總線寫入到MAR（通過地址總線）所指示的主存單元（0地址單元）中，記作MDR->M(MAR)
5）將向量地址形成部件的輸出送至PC，記作向量地址->PC，爲下一條指令的取指週期做準備
6）關中斷，將允許中斷觸發器清零，記作0->EINT（該操作可直接由硬件線路完成）
水平型微指令由操作控制字段、判別測試字段和下地址字段三部分構成。因爲微指令採用直接控制（編碼）方式，所以其操作控制字段的位數等於微命令數，爲28位。又由於後續微指令地址由下地址字段給出，故其下地址字段的位數可根據控制存儲器的容量（512K*40位）定位9位。當微程序出現分支時，後續微指令地址的形成取決於狀態條件，6個互斥的可判定外部條件，可以編碼成3位狀態位。非分支時的後續微指令地址由微指令的下地址地段直接給出。微指令的格式如圖所示
|
操作控制 |
判斷 |
下地址 |
28位 3位 9位
（3）