這個IP是大概兩個月之前所做的，當時沒有做記錄，現在憑印象略做記錄。
APR流程
14nm工藝比較新，本人之前從未做過，好在所用APR工具依然支持，流程也基本差不多。總體而言，比較明顯一個不同點在於量綱不同與其他工藝，比如時間量綱從其他工藝常用的ns變成來ps，電容量綱從pF變成了fF。
本次設計中包含十一個主時鐘，另有26個衍生時鐘。最高速時鐘週期爲1600ps。時鐘樹做完後最長時鐘樹長度爲977ps，最大skew爲206ps。在做時鐘樹時有一點值得一提的是：本設計中有一條從主時鐘域內某個寄存器到分頻點的數據流動。若不做特殊處理，此處會產生較大的時序違例。在做時鐘樹的時候對此寄存器的CK端設置float_pin，具體數值通過試驗得出。
APR工具跑完後報告顯示：cell數爲74710，chip面積爲79500，利用率爲40%。
Signoff
ocv設置和其他工藝略有不同，ss corner和tt corner下，early設置爲0.98，late設置爲1.02；在ff corner下，early設置爲0.97，late設置爲1.03。uncertainty設置爲：setup 100, hold 40。max_transition 設置爲data 150，clock 80。
噪聲檢查一次通過，沒有遇到問題。
lvs檢查也比較順利。
drc值得一提，因爲這個工藝比較先進，drc規則較爲特殊，除了常規的間距問題外，還存在一種叫做“odd circle”的drc違例情況，一般是低層金屬在某個局部相距較近，形成一個環，如果這個構成這個環的小金屬塊數目爲奇數（首尾相連的那個要重複計數），則形成違例。修正這類問題一版是把相關的std cell距離拉遠，然後進行eco繞線。在衆多drc問題中一版優先解決oddcircle問題，這類問題解決後，其他很多問題也會順帶得到解決。