FPGA約束文件

摘要：本文主要通過一個實例具體介紹ISE中通過編輯UCF文件來對FPGA設計進行約束，主要涉及到的約束包括時鐘約束、羣組約束、邏輯管腳約束以及物理屬性約束。

Xilinx FPGA設計約束的分類

Xilinx定義瞭如下幾種約束類型：

• “Attributes and Constraints”
• “CPLD Fitter”
• “Grouping Constraints”
• “Logical Constraints”
• “Physical Constraints”
• “Mapping Directives”
• “Placement Constraints”
• “Routing Directives”
• “Synthesis Constraints”
• “Timing Constraints”
• “Configuration Constraints”

通過編譯UCF（user constraints file）文件可以完成上述的功能。

還是用實例來講UCF的語法是如何的。

圖1 RTL Schematic

圖1 是頂層文件RTL圖，左側一列輸入，右側爲輸出，這些端口需要分配相應的FPGA管腳。

   1: NET "pin_sysclk_i" LOC = AD12 | TNM_NET = pin_sysclk_i;

   2: TIMESPEC TS_pin_sysclk_i = PERIOD "pin_sysclk_i" 15 ns HIGH 50 %;

   3: #

   4: NET "pin_plx_lreset_n_i"  LOC = B18;

   5: #

   6: NET "pin_plx_lhold_i"  LOC = C17;

   7: NET "pin_plx_lholda_o" LOC = D17 | SLEW = FAST;

   8: #

   9: NET "pin_plx_ads_n_i"  LOC = E18;

  10: NET "pin_plx_ads_n_i" OFFSET = IN 6.3 ns AFTER "pin_sysclk_i" HIGH;

  11: #

  12: NET "pin_plx_lw_r_n_i"  LOC = E9;

  13: NET "pin_plx_lw_r_n_i" OFFSET = IN 6.3 ns AFTER "pin_sysclk_i" HIGH;

  14: #

  15: NET "pin_plx_blast_n_i"  LOC = D18;

  16: NET "pin_plx_blast_n_i" OFFSET = IN 6.3 ns AFTER "pin_sysclk_i" HIGH;

  17: #

  18: NET "pin_plx_lad_io<0>" LOC = AD13 | SLEW = FAST | TNM = LAD;

  19: NET "pin_plx_lad_io<1>" LOC = AC13 | SLEW = FAST | TNM = LAD;

  20: NET "pin_plx_lad_io<2>" LOC = AC15 | SLEW = FAST | TNM = LAD;

  21: NET "pin_plx_lad_io<3>" LOC = AC16 | SLEW = FAST | TNM = LAD;

  22: NET "pin_plx_lad_io<4>" LOC = AA11 | SLEW = FAST | TNM = LAD;

  23: NET "pin_plx_lad_io<5>" LOC = AA12 | SLEW = FAST | TNM = LAD;

  24: NET "pin_plx_lad_io<6>" LOC = AD14 | SLEW = FAST | TNM = LAD;

  25: NET "pin_plx_lad_io<7>" LOC = AC14 | SLEW = FAST | TNM = LAD;

  26: NET "pin_plx_lad_io<8>" LOC = AA13 | SLEW = FAST | TNM = LAD;

  27: NET "pin_plx_lad_io<9>" LOC = AB13 | SLEW = FAST | TNM = LAD;

  28: NET "pin_plx_lad_io<10>" LOC = AA15 | SLEW = FAST | TNM = LAD;

  29: NET "pin_plx_lad_io<11>" LOC = AA16 | SLEW = FAST | TNM = LAD;

  30: NET "pin_plx_lad_io<12>" LOC = AC11 | SLEW = FAST | TNM = LAD;

  31: NET "pin_plx_lad_io<13>" LOC = AC12 | SLEW = FAST | TNM = LAD;

  32: NET "pin_plx_lad_io<14>" LOC = AB14 | SLEW = FAST | TNM = LAD;

  33: NET "pin_plx_lad_io<15>" LOC = AA14 | SLEW = FAST | TNM = LAD;

  34: NET "pin_plx_lad_io<16>" LOC = D12 | SLEW = FAST | TNM = LAD;

  35: NET "pin_plx_lad_io<17>" LOC = E13 | SLEW = FAST | TNM = LAD;

  36: NET "pin_plx_lad_io<18>" LOC = C16 | SLEW = FAST | TNM = LAD;

  37: NET "pin_plx_lad_io<19>" LOC = D16 | SLEW = FAST | TNM = LAD;

  38: NET "pin_plx_lad_io<20>" LOC = D11 | SLEW = FAST | TNM = LAD;

  39: NET "pin_plx_lad_io<21>" LOC = C11 | SLEW = FAST | TNM = LAD;

  40: NET "pin_plx_lad_io<22>" LOC = E14 | SLEW = FAST | TNM = LAD;

  41: NET "pin_plx_lad_io<23>" LOC = D15 | SLEW = FAST | TNM = LAD;

  42: NET "pin_plx_lad_io<24>" LOC = D13 | SLEW = FAST | TNM = LAD;

  43: NET "pin_plx_lad_io<25>" LOC = D14 | SLEW = FAST | TNM = LAD;

  44: NET "pin_plx_lad_io<26>" LOC = F15 | SLEW = FAST | TNM = LAD;

  45: NET "pin_plx_lad_io<27>" LOC = F16 | SLEW = FAST | TNM = LAD;

  46: NET "pin_plx_lad_io<28>" LOC = F11 | SLEW = FAST | TNM = LAD;

  47: NET "pin_plx_lad_io<29>" LOC = F12 | SLEW = FAST | TNM = LAD;

  48: NET "pin_plx_lad_io<30>" LOC = F13 | SLEW = FAST | TNM = LAD;

  49: NET "pin_plx_lad_io<31>" LOC = F14 | SLEW = FAST | TNM = LAD;

  50: TIMEGRP "LAD" OFFSET = IN 6.4 ns AFTER "pin_sysclk_i" HIGH;

  51: TIMEGRP "LAD" OFFSET = OUT 3.1 ns BEFORE "pin_sysclk_i" HIGH;

  52: #

  53: NET "pin_plx_ready_n_o" LOC = F18 | SLEW = FAST;

  54: NET "pin_plx_ready_n_o" OFFSET = OUT 4.2 ns BEFORE "pin_sysclk_i" HIGH;

  55: #

  56: NET "pin_plx_bterm_n_o" LOC = D10 | SLEW = FAST;

  57: NET "pin_plx_bterm_n_o" OFFSET = OUT 4.2 ns BEFORE "pin_sysclk_i" HIGH;

  58: #

  59: NET "pin_led_o<0>" LOC = D22;

  60: NET "pin_led_o<1>" LOC = C22;

  61: NET "pin_led_o<2>" LOC = E21;

  62: NET "pin_led_o<3>" LOC = D21;

  63: NET "pin_led_o<4>" LOC = C21;

  64: NET "pin_led_o<5>" LOC = B24;

  65: NET "pin_led_o<6>" LOC = C20;

  66: NET "pin_led_o<7>" LOC = B23;

表1. UCF example

對上面的UCF文件進行一些註釋：

該UCF文件主要是完成了管腳的約束、時鐘的約束，以及組的約束。

第一、二行：主要定義了時鐘以及對應的物理管腳。

第一行，端口pin_sysclk_i 分配到FPGA管腳AD12，並放到了 pin_sysclk_i group中。那如何得知是AD12的管腳呢，請看圖2，FPGA管腳AD12 是一個66MHz的外部時鐘。FPGA的開發板肯定有電路原理圖供你分配外部管腳。

圖2，電路原理圖

第二行：時鐘說明：週期15ns，佔空比50%。關鍵詞TIMESPEC（Timing Specifications），即時鐘說明。一般的語法是：
TIMESPEC "TSidentifier"=PERIOD "timegroup_name" value [units];

其中TSidentifier用來指定TS（時鐘說明）的唯一的名稱。

第七行：pin_plx_lholda_o 連接至物理管腳 D17， 並配置該管腳電平變化的速率。關鍵詞：SLEW，用來定義電平變化的速率的，一般語法是：

       NET "top_level_port_name" SLEW="value";
       其中value = {FAST|SLOW|QUIETIO}, QUIETIO僅用在Spartan-3A。

第十行：定義pin_plx_ads_n_i 輸入跟時鐘的關係。OFFSET IN和OFFSET OUT的約束。OFFSET IN 定義了數據輸入的時間和接收數據時鐘沿（capture Edge）的關係。

一般的語法是：OFFSET = IN value VALID value BEFORE clock

                  OFFSET = OUT value VALID value AFTER clock

圖3 時序圖（OFFSET IN）

例子：
NET "SysCLk" TNM_NET = "SysClk";
TIMESPEC "TS_SysClk" = PERIOD "SysClk" 5 ns HIGH 50%;
OFFSET = IN 5 ns VALID 5 ns BEFORE "SysClk";

上面的定義了基於SysClk的全局OFFSET IN的屬性。時序可看圖3.

圖4 時序圖（OFFSET OUT）

例子：

NET "ClkIn" TNM_NET = "ClkIn";
OFFSET = OUT 5 ns AFTER "ClkIn";

上面設置主要是定了了時鐘跟數據的時間關係，時序圖4。可以看到這時一種全局定義，Data1 和Data2輸出時間都受到 OFFSET = OUT 5 ns AFTER "ClkIn" 的約束。如果需要單獨定義輸出端口的OFFSET OUT的，需要制定相應的NET，可參考表1中的第57行。

第18至49行：pin_plx_lad_io<*> 被歸到了名稱爲LAD的TMN(Timing name)，這個可以說是GROUP的約束。這樣往往給約束帶來方便，不用一個一個的NET 或者INST進行約束。

第50至51行：對TIMEGRP 是LAD進行OFFSET IN和OUT的定義。

在時序約束中，在這裏還未提及FROM TO的約束。FROM TO的約束主要是用來兩個同步模塊之間的時間關係的約束。在這裏不做深入的討論。

至此，基本上把一般的UCF文件的作用進行了註釋。

注：一般的時間的約束需要通過靜態的時序分析，然後再設定相應PERIOD，OFFSET IN 以及OFFEET OUT等的時間參數。

當然在例子中還沒有涉及到區域的約束。下面會試圖說一下。

ISE進行綜合後會將設計代碼生成相應的邏輯網表，然後經過translate過程，轉換到Xilinx特定的底層結構和硬件原語，MAP過程就是將映射到具體型號的器件上，最後就是就是佈線和佈局的操作了。

區域的約束相當於將佈局過程中指定特定型號的器件的位置，這完全可以通過FloorPlanner的GUI界面進行設置，用圖形界面設置完後，配置信息會放到UCF中，這裏只介紹UCF的使用。

例如：

INST "Done" LOC = "SLICE_X32Y163" ;    #Done映射爲一個寄存器，映射到SLICE_X32Y163的位置上。（32，163）相當於一個座標，可以用FloorPlanner進行查看。
INST"BRAM4/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v4_init.ram/TRUE_DP.SINGLE_PRIM.TDP"LOC = "RAMB16_X2Y22" ; #RAM16的一個映射。

又例如，X,Y,Z是對應的是寄存器。現在想把它們放在一個指定的區域中,我可以這樣寫，

INST “X” AREA_GROUP = reg;

INST “X” AREA_GROUP = reg;

INST “X” AREA_GROUP = reg;

AREA_GROUP reg RANGE = SLICE_X1Y1 :SLICE_X1Y6;

注：如何查看INST中的名稱呢？在ISE中 Timing constraints editor中可以查看。

注：NET，LOC，TNM_NET，TIMESPEC，PERIOD，OFFSET，IN，OUT，SLEW，HIGH等都是關鍵字，UCF文件是大小敏感的，端口名稱必須和源代碼中的名字一致，且端口名字不能和關鍵字一樣。但是關鍵字NET是不區分大小寫的。

其實上述都是約束的入門的內容，如果要想深入的瞭解的話，請參考Ref1。

 Ref：

1.Constraints Guide（10.1）,Xilinx
2.ISE 約束文件完整講解
3.如何在FPGA設計環境中加時序約束
4.Xilinx ISE所涉及的一些命令以及Command Line的使用
5. http://www.xilinx.com/support/documentation/white_papers/wp237.pdf