轉自
http://blog.sina.com.cn/s/blog_ed2af4b00102w5wp.html
- Vivado的工程目錄路徑裏不要有空格，後續會避免很多麻煩
- 使用Create Block Design生成的Block Design只是一個功能塊，一般FPGA的開發環境（我以前使用Quartus II）都需要一個頂層設計，所以需要使用Create HDL Wrapper來自動爲Block Design生成一個頂層設計，在Source-->Hierarchy-->Design Source裏有一個“工程名_wrapper.v”的文件，裏面就是用HDL語言編寫的頂層設計文件，在這個文件裏可以修改對外的接口，也可以添加端口或一些硬件描述語言（比如添加一個心跳燈的接口和相應的邏輯）。如果沒有這個步驟，在Synthesis階段，軟件會報錯，因爲沒有頂層設計文件。
- Fixed_IO就是與實際物理引腳映射是固定的邏輯IO，包括DDR相關的引腳，MIO相關的引腳等等，這些都是不能重新規劃的，所以在你使能了使用MIO的一些外設（例如UART1）時，在I/O Planning中並沒有相應的UART1_RX或UART1_TX讓你去配置。
- 在Export Hardware後，Vivado會在工程目錄建立一個.sdk的文件夾，裏面有一個.hdf的文件，這個文件就包含了之前使用Vivado建立工程的全部硬件信息，包括寄存器和存儲器在地址空間的映射以及FPGA的BitStream等。
- 這一點還沒有完全確認，只是個人感覺。SDK沒有可以雙擊打開的工程文件，而只有工作空間目錄，SDK會目錄裏的文件做相應的動作。
- 使用SDK開始單步調試的時候，發現停止按鈕一直是灰色的。但如果不按停止按鈕，下一次單步調試的時候軟件就會提醒“有一個調試過程正在進行，需不需要重新發起調試”，多數情況下重新發起調試都會失敗報錯，這時候就需要將開發板斷電重啓了。但是如果調試結束的時候，可以選擇斷開連接，這樣下一次調試的時候就不需要重啓開發板，到目前爲止這個方法還比較好用