每個Quad 包含兩個基於LC的PLL，稱爲Quad PLL（qpl0和qpl1）。任何一個QPLL都可以由同一個四路中的串行收發器信道共享，但不能由其他四路中的信道共享。當以高於CPLL工作範圍的線路速率操作信道時，需要使用QPLL0/1。gtye3/4_common原語封裝了gty qpll0/1，並且在使用qpll時必須實例化。
當信道運行速度超過16.375 GB/s時,QPLL0必須使用GTREFCLK0，QPLL1必須使用GTREFCLK1。QPLL0/1輸出爲在同一個Quad 內的每個串行收發器信道的Tx和Rx時鐘分頻器數據塊提供參考時鐘，從而控制PMA和PCS數據塊使用的串行和並行時鐘的生成。
2-13說明了QPLL0/1體系結構的概念視圖。在輸入時鐘被送入相頻率檢測器之前，它被一個係數m所除。反饋分壓器n決定VCO的倍增比。對於低於28.1 GB/s的線速率，支持fractional-N除法器，其中有效比是n因子加分數部分的組合。QPLL0/1
輸出頻率取決於QPLL[0/1]CLKOUT_RATE的設置。當QPLL[0/1]CLKOUT_RATE設置爲HALF時，輸出頻率爲VCO頻率的一半。當設置爲FULL時，輸出頻率與VCO頻率相同。一個lock indicator比較參考時鐘和VCO反饋時鐘，以確定是否已實現頻率鎖定。
QPLL0/1 VCO在兩個不同的頻段內工作。表2-12描述了這些波段的額定工作範圍。有關更多信息，請參閱UltraScale和UltraScale+設備數據表
嚮導根據應用程序要求選擇適當的波段和qpll設置。
公式2-3顯示瞭如何確定PLL輸出頻率（GHz）。對於高於28.1 GB/s的線速率，忽略小數部分。
公式2-4顯示瞭如何確定線速率（GB/s）。d表示信道中Tx或Rx時鐘分頻器塊的值。D的有效設置見第45頁表2-9。
方程式2-5顯示瞭如何確定方程式2-3中給出的反饋除法器的分數部分。
以10.3125G爲例，Fpllclkin=64.453125M，N=160，M=1，QPLL_CLKOUTRATE=2，D=1。
fpllclkout=64.453125*160/2=5.15625G
flinerate=fpllclkout*2/D=10.3125G
