說到IC Design就離不開EDA TOOLS。
IC設計中EDA工具的日臻完善已經使工程師完全擺脫了原先手工操作的矇昧期。IC設計向來就是EDA工具和人腦的結合。
隨着IC不斷向高集成度、高速度、低功耗、高性能發展，沒有高可靠性的計算機輔助設計手段，完成設計是不可能的。
IC 設計的EDA工具真正起步於80年代，1983年誕生了第一臺工作站平臺apollo；20年的發展，從硬件描述語言（或是圖形輸入工具）到邏輯仿真工具 （LOGIC SIMULICATION），從邏輯綜合（logic synthesis）到自動佈局佈線(auto plane & route)系統；從物理規則檢測(DRC & ERC)和參數提取(LVS)到芯片的最終測試；現代EDA工具幾乎涵蓋了IC設計的方方面面，可以說，沒有EDA工具，就沒有現代IC設計。
提到IC設計的EDA工具就不能不說CADENCE公司。
隨着COMPASS的倒閉，它成爲這個行業名副其實的“老大”。
CADENCE提供了IC design中所涉及的幾乎所有工具；同樣使用它的工具所花費的金額和它的名氣一樣的巨大。
除CADENCE公司以外，比較有名的公司包括MENTOR,AVANTI,SYNOPSYS和INVOEDA。
MENTOR和CADENCE一樣，是一個在設計的各個層次都有開發工具的公司，而AVANTI因其模擬仿真工具HSPICE出名，SYNOPSYS則因爲邏輯綜合方面的成就而爲市場認可。
下面根據設計的不同階段和層次來談談這些工具。
（1）輸入工具(Design input)：
對自頂而下的（TOP-DOWN）設計方法，往往首先使用VHDL或是VERILOG HDL來完成器件的功能描述，代表性的語言輸入工具有SUMMIT公司的Visual HDL和MENTOR公司的Renior等。
雖然很多的廠家（多爲FPGA廠商）都提供自己專用的硬件描述語言輸入，如ALTRA公司的AHDL，但所有的公司都提供了對作爲IEEE標準的VHDL，VERILOG HDL的支持。
對自下而上的（DOWN-TOP）設計，一般從晶體管或基本門的圖形輸入開始，這樣的工具代表性的有CADENCE公司的composer，VIEWLOGIC公司的viewdraw等，均可根據不同的廠家庫而生成和輸入晶體管或門電路相對應的模擬網表。
（2）電路仿真軟件(Circuit simulation)：（分爲數字和模擬兩大類）。
電路仿真工具的關鍵在於對晶體管物理模型的建立，最切和實際工藝中晶體管物理特性的模型必然得到和實際電路更符合的工作波形。
隨IC集成度的日益提高，線寬的日趨縮小，晶體管的模型也日趨複雜。
任何的電路仿真都是基於一定的廠家庫，在這些庫文件中製造廠爲設計者提供了相應的工藝參數，
如TSMC0.18um Cu CMOS工藝的相關參數高達300個之多，可以用於數字仿真的工具有很多，先期邏輯仿真的目的只是爲了驗證功能描述是否正確。
對於使用verilog HDL生成的網表，CADENCE公司的verilog-XL是基於UNIX工作站最負盛名的仿真工具，而近年隨PC工作站的出現，VIEWLOGIC的VCS和MENTOR公司的modelsim因其易用性而迅速崛起併成爲基於廉價PC工作站的數字仿真工具的後起之秀。
對於VHDL網表仿真，CADENCE公司提供LEAFROG，SYNOPSYS公司有VSS，而MENTOR公司基於PC的MODELSIM則愈來愈受到新手們的歡迎。
PSPICE最早產生於Berkley大學，經歷數十年的發展，隨晶體管線寬的不斷縮小，PSPICE也引入了更多的參數和更復雜的晶體管模型，使得它在亞微米和深亞微米工藝的今天依舊是模擬電路仿真的主要工具之一。
AVANTI是IC設計自動化軟件的“英雄少年”，它的HSPICE因其在亞微米和深亞微米工藝中的出色表現而在近年得到了廣泛的應用。
CADENCE公司的Spectre也是模擬仿真軟件，但應用遠不及PSPICE和HSPICE廣泛。
對於特殊工藝設計而言，由於它們使用的不是Si基bipolar或CMOS工藝，因而也有不同的設計方法和仿真軟件，例如基於AsGa工藝的微波器件所使用的工具，較著名的有HP的eesoft等。
（3）綜合工具(synthesis tools)：
用於FPGA和CPLD的綜合工具包括有CADENCE的synplify，SYNOPSYS公司的FPGA express和FPGA compiler，MENTOR公司的leonardo spectrum。
一般而言不同的FPGA廠商提供了適用於自己的FPGA電路的專用仿真綜合工具，比如ALTERA公司的MAXPLUS2僅僅適用它自己的MAX系列芯片；而foundation則爲XILINX器件量身定做......
最早的IC綜合工具應該是CADENCE的buildgates，而CADENCE最新版本的Envisia Ambit(R)則在99年在ASIC international公司成功用於240萬門的設計。
使用較廣泛的還有SYNOPSYS的design compiler和behavial compiler。
基於不同的庫，邏輯綜合工具可以將設計思想轉化成對應一定工藝手段的門級電路，將初級仿真中所沒有考慮的門沿gates delay反標到生成的門級網表中,返回電路仿真階段進行再仿真。最終仿真結果生成的網表稱爲物理網表。
（4）layout工具和自動佈局佈線（auto plane & route）工具
CADENCE的design framework是常用的基於UNIX工作站的全定製設計的佈局佈線軟件，和silicon ensemble ，Envisia place &route DSM（CADENCE的版圖輸入工具Virtuoso）
（5）物理驗證（physical validate）和參數提取(LVS)工具依然可以分成爲ASIC和FPGA兩大類。
ASIC設計中最有名、功能最強大的是CADENCE的Dracula（這一句就當是在給CADENCE吹牛），
CADENCE的中文意譯是韻律，大概是想說自己在撈錢的時候有着高雅從容的氣度，有點欲蓋彌彰的意思；抑或是說自己的產品都是藝術品，有點臭美的意思。
基於這樣的思路，其組件的命名大多與藝術有關。Virtuoso就是藝術家，Diva就是歌劇中的女主角，Composer就是作曲家，Allegro就是樂章。
但 是有2個異類。一個是模擬仿真組件Spectre，一個是版圖驗證組件Dracula；一個是幽靈，一個是吸血鬼，這2個東東的共性就是難纏，當然，依然 不忘了“優雅”一詞，移動都用飄或者飛的，也不知這2個名字是取給對手還是客戶聽的。（不過AVANTI也不是善茬兒，弄出了P&R組件 Apollo和版圖驗證Hercules，一個太陽神一個大力神，都是帥哥+肌肉男，對小女生具有相同當量的殺傷力）
正如後面將要提到的，流片一 次的費用動輒上萬，實在是有錢人的遊戲，爲了保證每次能夠不花冤枉錢，版圖驗證就尤其重要，具體包括設計規則檢查DRC(Design Rule Check)、電氣規則檢查ERC(Electrical Rules Check)、版圖原理圖對比LVS(Layout Versus Schematic)、版圖參數提取LPE(Layout Parameter Extract)、寄生電阻提取PRE(Parasitic Resistance Extraction)。
CADENCE的Dracula作爲公認的版圖驗證標準，幾乎全世界的IC公司都拿它來作爲sign off的憑證，工具標價20萬美刀，摺合成人民幣就要乘上個8.4的係數，吸血鬼的本性表露無遺。
CADENCE還提供了另外一套驗證系統，Diva是整合在Virtuoso環境內的，言下之意，就是free的，看上去有些搬起石頭砸自己的腳，其實不然。
天 下沒有免費的午餐，Diva在驗證小面積的layout時，速度較快，同時由於採取on-line交互方式，界面友好，易於上手。但缺點是做大型晶片或 whole chip無法進行完整驗證，這個時候還是需要基於batch-running方式的Dracula粉墨登場。
Diva只適合教學使用，培養出大批的CADENCE操作員，結合它的中文意義，正是一招美人計：
歌劇女主角動感撩人，作爲香噴噴的誘餌吸引魚兒上鉤，然後吸血鬼打掃戰場，怎麼看都像是一出倩女幽魂。正所謂“十里平湖霜滿天，寸寸青絲愁華年，形單對月望相伴，只羨鴛鴦不羨仙”，好詩啊好詩—跑題了。
相對來說，MENTOR公司勢頭很猛的Calibre就樸素的多，這一點從名字上就能看出來。
值得注意的是，在同一環境下運行CADENCE的Virtuoso，可以發現裏面同樣整合了Calibre的菜單，“沒有永遠的敵人，只有永恆的利益”，確實是經過又一次事實證實的真理。
AVANTI的STAR-RC也是用於物理驗證的強力工具，而Hercules則是其LVS的排頭兵。
如同綜合工具一樣，FPGA廠商的物理驗證和參數提取多采用專門的軟件、並和其仿真綜合工具集成在一起，ALTERA的MAXPLUS2和XILINX的FOUNDATION是這樣的典型。
（6） 由於VLSI尤其是ULSI電路的預投片費用都相當的高，如TSMC 0.25um CMOS 工藝一次預投片的費用爲100萬美圓，而0.18um Cu CMOS 3.3V工藝的一次預投竟高達300萬美圓，因而對ASIC芯片，要求芯片設計儘量正確。最好完全消滅錯誤，解決功耗分析，生成用於芯片測試目的的特殊測 試電路，因應這一要求，也產生了一些特殊的EDA工具，以完成諸如power analysis、故障覆蓋率分析、測試矢量生成等目的。
最後一個小故事裏交代了CADENCE和AVANTI的恩怨情仇。
話說IC越暴利，EDA Tools業競爭也就越激烈，常常是A公司的一批技術骨幹，做了一個很好用的東西出來，過一陣子，又拉一票人馬出去另組公司，把原來工具改的更好用，自然會被另一家公司收購，又賺一筆，再如法炮製云云...
所以常常有這樣的對話：
“哎，白老闆，好久不見，還在福威鏢局發財嗎？” （這叫有江湖名聲）
“Potter兄弟啊，託您的福，拉了一票兄弟出來自己幹了！”（這叫套交情）
“哎喲，那可不發大財了？也拉幫兄弟一把呀？”
“好說好說，我們就是和福威對着幹的，晚上我請你到翠紅樓喝花酒，談談，聽說新來了個紫煙姑娘，大大滴不錯。”（這叫中國特色的IC腐敗）
“哦耶！～”（這叫一拍即合）
在很久很久以前，有一個美麗的山谷叫硅谷，裏面有一個叫EDA業界的地方，存在着兩家大門派，一家叫CADENCE，一家叫AVANTI。AVANTI的前身是ARCSYS，在1995年11月，它宣佈與做驗證技術的ISS合併，從此改名爲阿凡提(AVANTI)。
1994年3月中的一天，在CADENCE辦公大樓的總裁辦公室內，氣氛詭異，辦公室內兩個人都面無表情。
在 桌子後面的是CADENCE的抗把子，約瑟夫·candence老大Joseph B. Costello；在桌子前面的是一位來自臺灣的中國人，徐建國（Gerald 'Gerry' C. Hsu），徐此時是CADENCE芯片設計部的總管，這個名字更像是來自我們祖國內地的革命兒女。
徐建國正將手中的辭職信遞給candence老大。
“你有什麼打算？”candence老大問到。
“我會先去度個假。”徐建國回答。
“聞何聞而來？見何見而去？”candence老大說到，這顯然是他最關心的。
“聞所聞而來，見所見而去。”徐建國也不含糊，“我將去海灘，聽說那裏辣妹很多。”
數日後，新聞發佈會結束，徐建國已經正式接任成爲了ARCSYS的抗把子。
他接過candence老大打來的祝賀電話：“原來，這就是你的海灘。我希望你注意着，不要被太陽曬脫了一層皮，記得使用我推薦的防曬油。”
candence老大在電話裏關切的說。
七十年代末與八十年代初，EDA的領頭羊是Calma、ComputerVision與Applicon。
但是很快，從八十年代中開始，另外三家公司MENTOR Graphics、Daisy、Valid佔有了市場的最大份額。
偶像級巨星candence老大最初的目標是成爲一個物理學家，專心於科學事業。
他在七十年代時就讀於美國東岸的耶魯大學，但是他的女朋友就讀的學校卻在西岸的舊金山。
在完成了在耶魯的學業後，candence老大轉到西岸的柏克利大學繼續攻讀物理學位。
在攻讀博士學位期間，他在National Semiconductor做暑期工，負責端端盤子洗洗碟子。
一次在他向女朋友描述完他暑期工的內容時，他女朋友對他說，你似乎喜愛你的暑期工勝過你的博士攻讀。
candence老大在仔細思考之後，放棄了對博士學位的繼續攻讀，轉而進入了電子行業。
在輾轉兩三個職業後，candence老大在1983年進入了SDA。1986年，candence老大成爲SDA的總裁。
1988年SDA與另外一家EDA公司ECAD合併，更名爲CADENCE，candence老大任出任抗把子。
88年到92年，是candence老大成績最突出的年份。在他的領導下，CADENCE通過不斷擴展、兼併、收購，從88年的排行榜老七，成爲92年的行業老大。
在92、93年時期，EDA市場在硝煙之後，能留下來的是兩巨頭：
SYNOPSYS基本壟斷了前端技術，佔有其中將近六成的市場；
CADENCE基本壟斷了後端技術與驗證技術，佔有其中將近八成的市場。
其它的EDA公司雖然生存着，市場份額與利潤都舉步艱難。
不過正如EDA以前的歷史一樣，一時的表面平靜往往是突變的前兆。
ARCSYS是一個只有十幾人的一家小公司，但這家公司的目標正是CADENCE的核心：芯片佈局與佈線P&R。
1991 年初，四位原是CADENCE僱員的中國人史帝芬·伍（Stephen Tzyh-Li Wuu），廖育曾（Yuh-Zen Liao），卓艾克（Yuln-Chung "Eric" Cho），蔡麥克（Michael Mon-Yen Tsai），辭職離開了CADENCE，自己組成了一家新的EDA軟件公司ARCSYS。
在接下去的兩年後，ARCSYS開始推出自己的佈局與繞線產品ArcCell，儘管ArcCell還只是在很粗糙的試用階段，CADENCE已經感覺到它的威脅。
ARCSYS如同所有的小新公司一樣，雖然有強大生命力，但是銷售的能力非常有限。candence老大決定將這嬰兒敵人扼殺在搖籃裏。
92年底，candence老大讓他最得力的助手徐建國領導這場針對ARCSYS的戰爭。
徐建國在CADENCE內以他的粗暴作風而出名，徐最喜愛以戰場來形容商場，並將中國的孫子兵法中兵不厭詐做爲自己的指導。
“他時常喀嚓人，”一個他以前的手下如此說，“不過，他總能找到更好的人來代替那被喀嚓者。”
徐建國在1992年年底成立了一個B小組（B-team），裏面有技術人員與市場人員。
徐將戰爭在兩個方面打起：在技術上要超越ARCSYS；在市場上要壓迫ARCSYS。
在B小組的內部會議中，徐建國將戰役名稱取名爲AK47。不是蘇聯老毛子的突擊步槍，“Kill ARCSYS in 47 weeks”，在四十七週內消滅ARCSYS。
在市場方面，徐親自帶領着銷售人員走訪背棄的用戶（指拋棄CADENCE而用ARCSYS的用戶），詢問產品差異的每個細節，問清用戶轉變的每個原因，並答應每個用戶歸返的各種條件。
在技術方面，芯片設計開始進入亞微米與超亞微米技術時期，舊的通道佈線技術將會被新的面積佈線技術取代。他給技術人員留下緊迫的創新時間，要求研究與開發部門必須在ARCSYS之前完成新技術的革新。
剛出世的ARCSYS的境況可想而知，然而轉機就在這裏出現。
徐建國鐵血宰相俾斯麥的作風早已讓員工苦不堪言，1993年底，徐建國與芯片設計部的另一位總經理James Solomon衝突表面化，James Solomon的背景來自技術部門，深受CADENCE設計部門工程師們的尊重。兩人爲旗下工程師的彙報所屬發生爭執。
最後終於打到了老大candence老大的面前。candence老大在事件的最後站在了Solomon一邊，並從公司外面再請了一位總經理。
這對徐建國打擊沉重，徐建國將這種將帥間矛盾的失誤歸到candence老大身上，他下了離開的決心。
ARCSYS當然不會放棄這樣的機會，作爲中國人的他們深知最瞭解他們的人恰恰就是敵人，所以徐建國前往海灘看辣妹的代價就是ARCSYS總共五十五萬股股票、每股票面價值三毛的購買權，這在三年後大約價值二千多萬美金。
CADENCE自不肯嚥下這口氣，兩家公司東扯西扯之後，終於達成了暫時性的協議：
一、徐建國的上任時間從四月推遲到七月，以便交接在CADENCE的工作。
二、在1994年內，ARCSYS不得招聘任何CADENCE的職工。
結果是1995年剛過的第一個月內，有9名工程師離開CADENCE加入ARCSYS。
1994年9月，CADENCE的一位資深軟件設計師，專管軟件架構、公司最重要的工程師之一，米奇·依古瑟（Mitsuru "Mitch" Igusa），向candence老大遞交了辭職信。
此時尚是ARCSYS的挖人凍結期，candence老大一方面追問米奇的去向，一方面許以高報酬的承諾。
米奇這個時候表現出了威武不能屈福貴不能淫的男兒本色，拒絕了公司任何一個職位的誘惑。
當米奇拒絕簽署一份不到ARCSYS工作的協議時，想來最遲鈍的人也會明白是怎麼回事了。
米奇此時的工作主要是一個叫QPlace的新佈局技術，這是CADENCE新一年爲了打敗ARCSYS而新發展的祕密武器。米奇作爲技術的軟件架構設計者，熟知這技術的每個細節。
這樣一個非常專項的技術，在整個硅谷只有三四家做佈局佈線的公司纔可能有用，而ARCSYS是最大的可能買家。
candence老大覺得這又是一起ARCSYS的陰謀，他覺得這是一個反攻的時機了。
在米奇離開後，candence老大請專人對原來米奇用過的工作站進行全面的細節偵訊，終於發現米奇在離開凱登斯的前一天，曾向自己家中的電腦發過一封6MB的電子郵件，其中最大的一個附件有5.3MB，正是CADENCE核心技術QPlace的源代碼文件。
這些發現證實了candence老大的猜測，ARCSYS是有系統地有組織地對CADENCE進行商業機密盜竊。
有 了這次的經驗，1995年初，當舊人從CADENCE一離開，candence老大立即讓專家對他們的工作站進行詳查，他們找到了一次又一次的類似事件， 其中Chih-Liang "Eric" Cheng的一個叫“byebye.tar”文件是最嚴重的證據，這個文件包括了最新版本的QPlace源碼。因爲QPlace是一個非常新的技術， Arcsys還希望能得到已經更新後的新源程序。這個教訓我們得到的教訓就是以後文件名最好都以.avi、.rmvb做爲後綴，別人問起來，還可以說成是 下的電影帶回家看。
1994年6月到95年6月，ARCSYS完成了一千三百萬美金的銷售額，這比前一年的一百七十萬要高了七倍，並且實現盈利。
1995年6月，ARCSYS成爲上市公司，每股價格26塊5毛，ARCSYS整個公司價值二億四千萬。
1995年11月，公司吃掉ISS，換了個馬甲阿凡提AVANTI，幸福是來得如此輕易，直到某一天……
某一天，一位CADENCE的前工程師在使用ArcCell時，發現在開了太多顏色豐富的其它軟件時，ArcCell會有時無法得到應有的顏色顯示，而報告一條出錯的信息。
這是工作站軟件因爲採用X-windows常有的一個毛病，不同軟件的顏色分配會出現衝突。
這本來沒有什麼值得特別注意的地方，然而這條ArcCell的出錯是這樣的：
Error a:color not found in this file.
這條錯誤本來是意圖寫成： Error:a color not found in this file.
事情巧就巧在世界是如此之小而這位CADENCE的前工程師正是這段程序的創造者，這個小小的語法錯誤因爲實在沒有修改的必要，從來就沒想去把它修改正確。
這位仁兄的階級鬥爭覺悟是很高的，自然把這件事報給了candence老大。
卡老大牙癢癢的想收拾AVANTI很久了，如今鐵證在手，哪會手軟！
持續5年的官司在2001年7月25日有了結果，最終判AVANTI賠償CADENCE一億九千五百萬美元，創下硅谷知識產權官司中，公司對公司最高賠償金額的刑事案件。另外, AVANTI的抗把子和有關工程師都有巨幅罰款，甚至被監禁。
5年的時間發生了這樣一些事情：
一、置身事外的SYNOPSYS繼續其前端技術的領先，目前擁有八成五的市場。
二、AVANTI在1996年採用“潔淨室”手段重寫其Arccell的源程序，以保障其合法性，新產品稱爲銀河與阿波羅（Milkyway，Apollo）。
三、AVANTI的佈局佈線因爲在時間驅動技術（Timing-driven）上的優勢，繼續擴大其市場份額，到2001年與CADENCE大致各佔市場的四成。
四、原來的MENTOR Graphics重新進入EDA市場。以多層次驗證（Hierachical verification）取得驗證市場以及一些新市場的最大份額。
五、偶像老大candence老大在1997年看破紅塵離開CADENCE。按他自己的說法，與AVANTI之戰讓他噁心，在收購一家名爲C＆P的EDA公司後，終於可以將責任推給新的抗把子，從而脫離EDA這個讓他輝煌又讓他傷心總之讓他非常投入的舞臺。
六、2001年12月3日，SYNOPSYS宣佈將以八億美金收購AVANTI。
八億中的一億是給AVANTI原董事局的數位董事，以保證他們在將來不會出現在SYNOPSYS的任何管理階層。SYNOPSYS以金錢來洗清與原來AVANTI衆人的聯繫關係。在這一億美金中，徐建國個人將得到大約四千萬美金。
七、徐建國99年成立Elaire Group Inc...青島公司叫Mainet...
八、那位寫錯標點符號位置的CADENCE的前工程師，因爲彙報了自己的這個錯誤，獲得了賠款1%的提成，也就是一百九十五萬美刀。
他的個人事蹟鼓勵我們要大錯誤不犯、小錯誤不斷才能給自己創造出發財機會，也許某一天天上掉下來的金元寶就會砸得我們頭破血流，正應驗了那句古話:想不到啊想不到……
附1：
CADENCE軟件分類清單
Part 1 Custom Integrated Circuits Bundle
1 Virtuoso(r) Schematic Composer VHDL Interface
2 Virtuoso(r) Schematic Composer Verilog(r) Interface
3 Virtuoso(r) Schematic Composer
4 CADENCE(r) Analog Design Environment
5 Virtuoso(r) Compactor
6 Virtuoso(r)-XL Layout Editor
7 CADENCE(r) Chip Assembly Router
8 Dracula(r) Graphical User Interface
9 CADENCE(r) RC Network Reducer Option
10 Dracula(r) Physical Verification and Extraction Suite
11 Diva(r) Physical Verification and Extraction Suite
12 CADENCE(r) SPICE
13 Spectre(r) Circuit Simulator
14 Spectre(r)-RF Simulation Option
15 CADENCE(r) AMS Designer Environment
16 CADENCE(r) AMS Designer Simulator
17 Virtuoso(r) Schematic Composer to design compiler integration
18 Virtuoso(r) EDIF 200 Reader
19 Virtuoso(r) EDIF 300 Connectivity Reader/Writer
20 Virtuoso(r) EDIF 300 Schematic Reader/Writer
21 Virtuoso(r) STREAM Interface
22 Virtuoso(r) CIF Reader
23 Virtuoso(r) CIF Writer
Part 2 Deep Submicron Design Bundle
24 Virtuoso(r)-XL Layout Editor
25 CADENCE(r) Chip Assembly Router
26 SPR002 Silicon Ensemble?-PKS Optimization
27 Dracula(r) Physical Verification and Extraction Suite
28 CM00030 CeltIC Crosstalk Analyzer for Cell-based Designs
Part 3 Design & Verification Bundle
29 CADENCE(r) NC-Sim Mixed-Language Simulator
30 CADENCE(r) Simulation Analysis Environment
31 CADENCE(r) Verification Cockpit
32 V29 FormalCheck(r) Model Checker
33 BG100 BuildGates(r) Synthesis
Part 4 System Level Design Bundle
34 HDS2000 CADENCE(r) Hardware Design System 2000
35 MDK CADENCE(r) Multimedia Design Kit
36 SPW2000 CADENCE(r) Signal Processing Worksystem 2000
37 IS136VE CADENCE(r) IS136 Verification Environment
38 NCSPW CADENCE(r) Signal Processing Worksystem link to NC Simulators
39 GSMVE CADENCE(r) GSM Verification Environment
40 PCSCDMAVE CADENCE(r) PCS CDMA Verification Environment
41 COMFLT CADENCE(r) Communication Library - Floating Point
42 COMTK CADENCE(r) Communication Library - Fixed Point
43 CDMATK CADENCE(r) Wideband CDMA Library
44 MDM CADENCE(r) SPW Model Manager
45 WLAN CADENCE(r) Wireless Local Area Networks Library
附2：
CADENCE軟件再分類－從培訓的角度
1. 邏輯設計與驗證工具
邏輯仿真工具: CADENCE NC-Verilog, Verilog-XL, NCSim, Simvision Waveform Viewer
綜合工具: CADENCE BuildGates
形式驗證工具: VerplexLEC
2．綜合佈局佈線工具
SoC Encounter－可應用於如90nm及其以下的SOC設計；
SE-PKS－可應用於如複雜時序收斂的IC設計；
Fire & Ice QX and SignalStorm－可應用於3維電阻電容參數提取及延時計算；
VoltageStorm－可應用於功耗分析；
CeltIC－可應用於信號完整性分析。
3. system level design工具
綜合（Hardware Design System 2000）
算法驗證（SPW）
結構設計工具(SystemC-based simulators, CoWare, etc)
硬件/軟件混合設計工具(Verification Platform, Seamless, etc)
模擬/混合信號工具(AMS, Agilent ADS, etc)
4. CIC(layout & custom layout) 全定製集成電路佈局設計工具
Virtuoso Layout Editor
Assura (Layout verification)
5. AMS (analog mixed signal, RF analysis and design)模擬集成電路設計工具
AnalogDesignEnvironment
MixedSignal Design Environment
Analog Modeling with Verilog-A
Spectre Circuit Simulator
6. HS-PSD(high speed PCB system design) 高速系統和板極設計工具
Concept HDL Front-to-Back Design Flow－原理圖輸入工具
PCB Librarian－器件建庫工具
Allegro PCB Layout System－PCB板佈局佈線工具
Specctra AutoRoute Basics－基本自動佈線器
Advanced Specctra Autorouting Techniques－高級自動佈線器
SpecctraQuest Foundations－信號完整性仿真工具
Advanced SpecctraQuest Techniques－高級信號仿真工具
附3：
入門CADENCE推薦套裝
VerilogHDL仿真工具－Verilog-XL
電路設計工具－Composer
電路模擬工具－Analog Artist
版圖設計工具－Virtuoso Layout Editor
版圖驗證工具－Dracula和Diva
自動佈局佈線工具－Preview和Silicon Ensemble
附4：
EDA Tools 不完全分類
功能仿真和測試
a. CADENCE, NC_sim
b. MENTOR, ModelSim (調試性能比較突出)
c. SYNOPSYS, VCS/VSS
d. NOVAS, Debussy (僅用於調試)
邏輯綜合
a. SYNOPSYS, DC
b. CADENCE, BuildGates
c. MENTOR, Leonardo
DFT
a. MENTOR, DFTAdvisor
b. MENTOR, Fastscan
c. MENTOR, TestKompress
d. MENTOR, DFTInsight
e. MENTOR, MBISTArchitect
f. MENTOR, LBISTArchitect
g. MENTOR, BSDArchitect
h. MENTOR, Flextest
i. SYNOPSYS, DFT Complier
j. SYNOPSYS, Tetra MAX
k. SYNOPSYS, BSD Complier
佈局,時鐘樹綜合和自動佈線
a. CADENCE, Design Planner
b. CADENCE, CT-Gen
c. CADENCE, PKS
d. CADENCE, Silicon Ensemble
e. SYNOPSYS, Chip Architect
f. SYNOPSYS, Floorplan Manager
g. SYNOPSYS, Physical Complier & Apollo
h. SYNOPSYS, FlexRoute
網表提取及RC參數提取物理驗證
a. MENTOR, xCalibre
b. CADENCE, Assure RCX
c. SYNOPSYS, Star-RCXT
d. MENTOR, Calibre
e. SYNOPSYS, Hercule
f. CADENCE, Assure
延時計算與靜態時序分析
a. SYNOPSYS, Prime Time
b. CADENCE, Pearl
c. MENTOR, SST Velocity
形式驗證
a. MENTOR, FormalPro
b. SYNOPSYS, Formality
c. CADENCE, FormalCheck
功能優化與分析
a. SYNOPSYS, Power Compiler
b. SYNOPSYS, PowerMill-ACE
HDLQA
a. TransEDA, Verification Navigator
b. SYNOPSYS, LEDA
FPGA開發
a. MENTOR, FPGAdvantage
b. XILINX, ISE
c. ALTERA, QuartusII
SoC開發
a. MENTOR, Seamless CVE
b. CADENCE, SPW
c. SYNOPSYS, Co-Centric
版圖設計工具
a. CADENCE, Virtuoso
b. MENTOR, IC-Station
c. 思源科技, Laker
電路級仿真
a. MENTOR, ELDO
b. MENTOR, ADMS
c. CADENCE, Spectre, Spectre RF
d. CADENCE, AMS
e. SYNOPSYS, Star-Hspice
IC設計中EDA工具的日臻完善已經使工程師完全擺脫了原先手工操作的矇昧期。IC設計向來就是EDA工具和人腦的結合。
隨着IC不斷向高集成度、高速度、低功耗、高性能發展，沒有高可靠性的計算機輔助設計手段，完成設計是不可能的。
IC 設計的EDA工具真正起步於80年代，1983年誕生了第一臺工作站平臺apollo；20年的發展，從硬件描述語言（或是圖形輸入工具）到邏輯仿真工具 （LOGIC SIMULICATION），從邏輯綜合（logic synthesis）到自動佈局佈線(auto plane & route)系統；從物理規則檢測(DRC & ERC)和參數提取(LVS)到芯片的最終測試；現代EDA工具幾乎涵蓋了IC設計的方方面面，可以說，沒有EDA工具，就沒有現代IC設計。
提到IC設計的EDA工具就不能不說CADENCE公司。
隨着COMPASS的倒閉，它成爲這個行業名副其實的“老大”。
CADENCE提供了IC design中所涉及的幾乎所有工具；同樣使用它的工具所花費的金額和它的名氣一樣的巨大。
除CADENCE公司以外，比較有名的公司包括MENTOR,AVANTI,SYNOPSYS和INVOEDA。
MENTOR和CADENCE一樣，是一個在設計的各個層次都有開發工具的公司，而AVANTI因其模擬仿真工具HSPICE出名，SYNOPSYS則因爲邏輯綜合方面的成就而爲市場認可。
下面根據設計的不同階段和層次來談談這些工具。
（1）輸入工具(Design input)：
對自頂而下的（TOP-DOWN）設計方法，往往首先使用VHDL或是VERILOG HDL來完成器件的功能描述，代表性的語言輸入工具有SUMMIT公司的Visual HDL和MENTOR公司的Renior等。
雖然很多的廠家（多爲FPGA廠商）都提供自己專用的硬件描述語言輸入，如ALTRA公司的AHDL，但所有的公司都提供了對作爲IEEE標準的VHDL，VERILOG HDL的支持。
對自下而上的（DOWN-TOP）設計，一般從晶體管或基本門的圖形輸入開始，這樣的工具代表性的有CADENCE公司的composer，VIEWLOGIC公司的viewdraw等，均可根據不同的廠家庫而生成和輸入晶體管或門電路相對應的模擬網表。
（2）電路仿真軟件(Circuit simulation)：（分爲數字和模擬兩大類）。
電路仿真工具的關鍵在於對晶體管物理模型的建立，最切和實際工藝中晶體管物理特性的模型必然得到和實際電路更符合的工作波形。
隨IC集成度的日益提高，線寬的日趨縮小，晶體管的模型也日趨複雜。
任何的電路仿真都是基於一定的廠家庫，在這些庫文件中製造廠爲設計者提供了相應的工藝參數，
如TSMC0.18um Cu CMOS工藝的相關參數高達300個之多，可以用於數字仿真的工具有很多，先期邏輯仿真的目的只是爲了驗證功能描述是否正確。
對於使用verilog HDL生成的網表，CADENCE公司的verilog-XL是基於UNIX工作站最負盛名的仿真工具，而近年隨PC工作站的出現，VIEWLOGIC的VCS和MENTOR公司的modelsim因其易用性而迅速崛起併成爲基於廉價PC工作站的數字仿真工具的後起之秀。
對於VHDL網表仿真，CADENCE公司提供LEAFROG，SYNOPSYS公司有VSS，而MENTOR公司基於PC的MODELSIM則愈來愈受到新手們的歡迎。
PSPICE最早產生於Berkley大學，經歷數十年的發展，隨晶體管線寬的不斷縮小，PSPICE也引入了更多的參數和更復雜的晶體管模型，使得它在亞微米和深亞微米工藝的今天依舊是模擬電路仿真的主要工具之一。
AVANTI是IC設計自動化軟件的“英雄少年”，它的HSPICE因其在亞微米和深亞微米工藝中的出色表現而在近年得到了廣泛的應用。
CADENCE公司的Spectre也是模擬仿真軟件，但應用遠不及PSPICE和HSPICE廣泛。
對於特殊工藝設計而言，由於它們使用的不是Si基bipolar或CMOS工藝，因而也有不同的設計方法和仿真軟件，例如基於AsGa工藝的微波器件所使用的工具，較著名的有HP的eesoft等。
（3）綜合工具(synthesis tools)：
用於FPGA和CPLD的綜合工具包括有CADENCE的synplify，SYNOPSYS公司的FPGA express和FPGA compiler，MENTOR公司的leonardo spectrum。
一般而言不同的FPGA廠商提供了適用於自己的FPGA電路的專用仿真綜合工具，比如ALTERA公司的MAXPLUS2僅僅適用它自己的MAX系列芯片；而foundation則爲XILINX器件量身定做......
最早的IC綜合工具應該是CADENCE的buildgates，而CADENCE最新版本的Envisia Ambit(R)則在99年在ASIC international公司成功用於240萬門的設計。
使用較廣泛的還有SYNOPSYS的design compiler和behavial compiler。
基於不同的庫，邏輯綜合工具可以將設計思想轉化成對應一定工藝手段的門級電路，將初級仿真中所沒有考慮的門沿gates delay反標到生成的門級網表中,返回電路仿真階段進行再仿真。最終仿真結果生成的網表稱爲物理網表。
（4）layout工具和自動佈局佈線（auto plane & route）工具
CADENCE的design framework是常用的基於UNIX工作站的全定製設計的佈局佈線軟件，和silicon ensemble ，Envisia place &route DSM（CADENCE的版圖輸入工具Virtuoso）
（5）物理驗證（physical validate）和參數提取(LVS)工具依然可以分成爲ASIC和FPGA兩大類。
ASIC設計中最有名、功能最強大的是CADENCE的Dracula（這一句就當是在給CADENCE吹牛），
CADENCE的中文意譯是韻律，大概是想說自己在撈錢的時候有着高雅從容的氣度，有點欲蓋彌彰的意思；抑或是說自己的產品都是藝術品，有點臭美的意思。
基於這樣的思路，其組件的命名大多與藝術有關。Virtuoso就是藝術家，Diva就是歌劇中的女主角，Composer就是作曲家，Allegro就是樂章。
但 是有2個異類。一個是模擬仿真組件Spectre，一個是版圖驗證組件Dracula；一個是幽靈，一個是吸血鬼，這2個東東的共性就是難纏，當然，依然 不忘了“優雅”一詞，移動都用飄或者飛的，也不知這2個名字是取給對手還是客戶聽的。（不過AVANTI也不是善茬兒，弄出了P&R組件 Apollo和版圖驗證Hercules，一個太陽神一個大力神，都是帥哥+肌肉男，對小女生具有相同當量的殺傷力）
正如後面將要提到的，流片一 次的費用動輒上萬，實在是有錢人的遊戲，爲了保證每次能夠不花冤枉錢，版圖驗證就尤其重要，具體包括設計規則檢查DRC(Design Rule Check)、電氣規則檢查ERC(Electrical Rules Check)、版圖原理圖對比LVS(Layout Versus Schematic)、版圖參數提取LPE(Layout Parameter Extract)、寄生電阻提取PRE(Parasitic Resistance Extraction)。
CADENCE的Dracula作爲公認的版圖驗證標準，幾乎全世界的IC公司都拿它來作爲sign off的憑證，工具標價20萬美刀，摺合成人民幣就要乘上個8.4的係數，吸血鬼的本性表露無遺。
CADENCE還提供了另外一套驗證系統，Diva是整合在Virtuoso環境內的，言下之意，就是free的，看上去有些搬起石頭砸自己的腳，其實不然。
天 下沒有免費的午餐，Diva在驗證小面積的layout時，速度較快，同時由於採取on-line交互方式，界面友好，易於上手。但缺點是做大型晶片或 whole chip無法進行完整驗證，這個時候還是需要基於batch-running方式的Dracula粉墨登場。
Diva只適合教學使用，培養出大批的CADENCE操作員，結合它的中文意義，正是一招美人計：
歌劇女主角動感撩人，作爲香噴噴的誘餌吸引魚兒上鉤，然後吸血鬼打掃戰場，怎麼看都像是一出倩女幽魂。正所謂“十里平湖霜滿天，寸寸青絲愁華年，形單對月望相伴，只羨鴛鴦不羨仙”，好詩啊好詩—跑題了。
相對來說，MENTOR公司勢頭很猛的Calibre就樸素的多，這一點從名字上就能看出來。
值得注意的是，在同一環境下運行CADENCE的Virtuoso，可以發現裏面同樣整合了Calibre的菜單，“沒有永遠的敵人，只有永恆的利益”，確實是經過又一次事實證實的真理。
AVANTI的STAR-RC也是用於物理驗證的強力工具，而Hercules則是其LVS的排頭兵。
如同綜合工具一樣，FPGA廠商的物理驗證和參數提取多采用專門的軟件、並和其仿真綜合工具集成在一起，ALTERA的MAXPLUS2和XILINX的FOUNDATION是這樣的典型。
（6） 由於VLSI尤其是ULSI電路的預投片費用都相當的高，如TSMC 0.25um CMOS 工藝一次預投片的費用爲100萬美圓，而0.18um Cu CMOS 3.3V工藝的一次預投竟高達300萬美圓，因而對ASIC芯片，要求芯片設計儘量正確。最好完全消滅錯誤，解決功耗分析，生成用於芯片測試目的的特殊測 試電路，因應這一要求，也產生了一些特殊的EDA工具，以完成諸如power analysis、故障覆蓋率分析、測試矢量生成等目的。
最後一個小故事裏交代了CADENCE和AVANTI的恩怨情仇。
話說IC越暴利，EDA Tools業競爭也就越激烈，常常是A公司的一批技術骨幹，做了一個很好用的東西出來，過一陣子，又拉一票人馬出去另組公司，把原來工具改的更好用，自然會被另一家公司收購，又賺一筆，再如法炮製云云...
所以常常有這樣的對話：
“哎，白老闆，好久不見，還在福威鏢局發財嗎？” （這叫有江湖名聲）
“Potter兄弟啊，託您的福，拉了一票兄弟出來自己幹了！”（這叫套交情）
“哎喲，那可不發大財了？也拉幫兄弟一把呀？”
“好說好說，我們就是和福威對着幹的，晚上我請你到翠紅樓喝花酒，談談，聽說新來了個紫煙姑娘，大大滴不錯。”（這叫中國特色的IC腐敗）
“哦耶！～”（這叫一拍即合）
在很久很久以前，有一個美麗的山谷叫硅谷，裏面有一個叫EDA業界的地方，存在着兩家大門派，一家叫CADENCE，一家叫AVANTI。AVANTI的前身是ARCSYS，在1995年11月，它宣佈與做驗證技術的ISS合併，從此改名爲阿凡提(AVANTI)。
1994年3月中的一天，在CADENCE辦公大樓的總裁辦公室內，氣氛詭異，辦公室內兩個人都面無表情。
在 桌子後面的是CADENCE的抗把子，約瑟夫·candence老大Joseph B. Costello；在桌子前面的是一位來自臺灣的中國人，徐建國（Gerald 'Gerry' C. Hsu），徐此時是CADENCE芯片設計部的總管，這個名字更像是來自我們祖國內地的革命兒女。
徐建國正將手中的辭職信遞給candence老大。
“你有什麼打算？”candence老大問到。
“我會先去度個假。”徐建國回答。
“聞何聞而來？見何見而去？”candence老大說到，這顯然是他最關心的。
“聞所聞而來，見所見而去。”徐建國也不含糊，“我將去海灘，聽說那裏辣妹很多。”
數日後，新聞發佈會結束，徐建國已經正式接任成爲了ARCSYS的抗把子。
他接過candence老大打來的祝賀電話：“原來，這就是你的海灘。我希望你注意着，不要被太陽曬脫了一層皮，記得使用我推薦的防曬油。”
candence老大在電話裏關切的說。
七十年代末與八十年代初，EDA的領頭羊是Calma、ComputerVision與Applicon。
但是很快，從八十年代中開始，另外三家公司MENTOR Graphics、Daisy、Valid佔有了市場的最大份額。
偶像級巨星candence老大最初的目標是成爲一個物理學家，專心於科學事業。
他在七十年代時就讀於美國東岸的耶魯大學，但是他的女朋友就讀的學校卻在西岸的舊金山。
在完成了在耶魯的學業後，candence老大轉到西岸的柏克利大學繼續攻讀物理學位。
在攻讀博士學位期間，他在National Semiconductor做暑期工，負責端端盤子洗洗碟子。
一次在他向女朋友描述完他暑期工的內容時，他女朋友對他說，你似乎喜愛你的暑期工勝過你的博士攻讀。
candence老大在仔細思考之後，放棄了對博士學位的繼續攻讀，轉而進入了電子行業。
在輾轉兩三個職業後，candence老大在1983年進入了SDA。1986年，candence老大成爲SDA的總裁。
1988年SDA與另外一家EDA公司ECAD合併，更名爲CADENCE，candence老大任出任抗把子。
88年到92年，是candence老大成績最突出的年份。在他的領導下，CADENCE通過不斷擴展、兼併、收購，從88年的排行榜老七，成爲92年的行業老大。
在92、93年時期，EDA市場在硝煙之後，能留下來的是兩巨頭：
SYNOPSYS基本壟斷了前端技術，佔有其中將近六成的市場；
CADENCE基本壟斷了後端技術與驗證技術，佔有其中將近八成的市場。
其它的EDA公司雖然生存着，市場份額與利潤都舉步艱難。
不過正如EDA以前的歷史一樣，一時的表面平靜往往是突變的前兆。
ARCSYS是一個只有十幾人的一家小公司，但這家公司的目標正是CADENCE的核心：芯片佈局與佈線P&R。
1991 年初，四位原是CADENCE僱員的中國人史帝芬·伍（Stephen Tzyh-Li Wuu），廖育曾（Yuh-Zen Liao），卓艾克（Yuln-Chung "Eric" Cho），蔡麥克（Michael Mon-Yen Tsai），辭職離開了CADENCE，自己組成了一家新的EDA軟件公司ARCSYS。
在接下去的兩年後，ARCSYS開始推出自己的佈局與繞線產品ArcCell，儘管ArcCell還只是在很粗糙的試用階段，CADENCE已經感覺到它的威脅。
ARCSYS如同所有的小新公司一樣，雖然有強大生命力，但是銷售的能力非常有限。candence老大決定將這嬰兒敵人扼殺在搖籃裏。
92年底，candence老大讓他最得力的助手徐建國領導這場針對ARCSYS的戰爭。
徐建國在CADENCE內以他的粗暴作風而出名，徐最喜愛以戰場來形容商場，並將中國的孫子兵法中兵不厭詐做爲自己的指導。
“他時常喀嚓人，”一個他以前的手下如此說，“不過，他總能找到更好的人來代替那被喀嚓者。”
徐建國在1992年年底成立了一個B小組（B-team），裏面有技術人員與市場人員。
徐將戰爭在兩個方面打起：在技術上要超越ARCSYS；在市場上要壓迫ARCSYS。
在B小組的內部會議中，徐建國將戰役名稱取名爲AK47。不是蘇聯老毛子的突擊步槍，“Kill ARCSYS in 47 weeks”，在四十七週內消滅ARCSYS。
在市場方面，徐親自帶領着銷售人員走訪背棄的用戶（指拋棄CADENCE而用ARCSYS的用戶），詢問產品差異的每個細節，問清用戶轉變的每個原因，並答應每個用戶歸返的各種條件。
在技術方面，芯片設計開始進入亞微米與超亞微米技術時期，舊的通道佈線技術將會被新的面積佈線技術取代。他給技術人員留下緊迫的創新時間，要求研究與開發部門必須在ARCSYS之前完成新技術的革新。
剛出世的ARCSYS的境況可想而知，然而轉機就在這裏出現。
徐建國鐵血宰相俾斯麥的作風早已讓員工苦不堪言，1993年底，徐建國與芯片設計部的另一位總經理James Solomon衝突表面化，James Solomon的背景來自技術部門，深受CADENCE設計部門工程師們的尊重。兩人爲旗下工程師的彙報所屬發生爭執。
最後終於打到了老大candence老大的面前。candence老大在事件的最後站在了Solomon一邊，並從公司外面再請了一位總經理。
這對徐建國打擊沉重，徐建國將這種將帥間矛盾的失誤歸到candence老大身上，他下了離開的決心。
ARCSYS當然不會放棄這樣的機會，作爲中國人的他們深知最瞭解他們的人恰恰就是敵人，所以徐建國前往海灘看辣妹的代價就是ARCSYS總共五十五萬股股票、每股票面價值三毛的購買權，這在三年後大約價值二千多萬美金。
CADENCE自不肯嚥下這口氣，兩家公司東扯西扯之後，終於達成了暫時性的協議：
一、徐建國的上任時間從四月推遲到七月，以便交接在CADENCE的工作。
二、在1994年內，ARCSYS不得招聘任何CADENCE的職工。
結果是1995年剛過的第一個月內，有9名工程師離開CADENCE加入ARCSYS。
1994年9月，CADENCE的一位資深軟件設計師，專管軟件架構、公司最重要的工程師之一，米奇·依古瑟（Mitsuru "Mitch" Igusa），向candence老大遞交了辭職信。
此時尚是ARCSYS的挖人凍結期，candence老大一方面追問米奇的去向，一方面許以高報酬的承諾。
米奇這個時候表現出了威武不能屈福貴不能淫的男兒本色，拒絕了公司任何一個職位的誘惑。
當米奇拒絕簽署一份不到ARCSYS工作的協議時，想來最遲鈍的人也會明白是怎麼回事了。
米奇此時的工作主要是一個叫QPlace的新佈局技術，這是CADENCE新一年爲了打敗ARCSYS而新發展的祕密武器。米奇作爲技術的軟件架構設計者，熟知這技術的每個細節。
這樣一個非常專項的技術，在整個硅谷只有三四家做佈局佈線的公司纔可能有用，而ARCSYS是最大的可能買家。
candence老大覺得這又是一起ARCSYS的陰謀，他覺得這是一個反攻的時機了。
在米奇離開後，candence老大請專人對原來米奇用過的工作站進行全面的細節偵訊，終於發現米奇在離開凱登斯的前一天，曾向自己家中的電腦發過一封6MB的電子郵件，其中最大的一個附件有5.3MB，正是CADENCE核心技術QPlace的源代碼文件。
這些發現證實了candence老大的猜測，ARCSYS是有系統地有組織地對CADENCE進行商業機密盜竊。
有 了這次的經驗，1995年初，當舊人從CADENCE一離開，candence老大立即讓專家對他們的工作站進行詳查，他們找到了一次又一次的類似事件， 其中Chih-Liang "Eric" Cheng的一個叫“byebye.tar”文件是最嚴重的證據，這個文件包括了最新版本的QPlace源碼。因爲QPlace是一個非常新的技術， Arcsys還希望能得到已經更新後的新源程序。這個教訓我們得到的教訓就是以後文件名最好都以.avi、.rmvb做爲後綴，別人問起來，還可以說成是 下的電影帶回家看。
1994年6月到95年6月，ARCSYS完成了一千三百萬美金的銷售額，這比前一年的一百七十萬要高了七倍，並且實現盈利。
1995年6月，ARCSYS成爲上市公司，每股價格26塊5毛，ARCSYS整個公司價值二億四千萬。
1995年11月，公司吃掉ISS，換了個馬甲阿凡提AVANTI，幸福是來得如此輕易，直到某一天……
某一天，一位CADENCE的前工程師在使用ArcCell時，發現在開了太多顏色豐富的其它軟件時，ArcCell會有時無法得到應有的顏色顯示，而報告一條出錯的信息。
這是工作站軟件因爲採用X-windows常有的一個毛病，不同軟件的顏色分配會出現衝突。
這本來沒有什麼值得特別注意的地方，然而這條ArcCell的出錯是這樣的：
Error a:color not found in this file.
這條錯誤本來是意圖寫成： Error:a color not found in this file.
事情巧就巧在世界是如此之小而這位CADENCE的前工程師正是這段程序的創造者，這個小小的語法錯誤因爲實在沒有修改的必要，從來就沒想去把它修改正確。
這位仁兄的階級鬥爭覺悟是很高的，自然把這件事報給了candence老大。
卡老大牙癢癢的想收拾AVANTI很久了，如今鐵證在手，哪會手軟！
持續5年的官司在2001年7月25日有了結果，最終判AVANTI賠償CADENCE一億九千五百萬美元，創下硅谷知識產權官司中，公司對公司最高賠償金額的刑事案件。另外, AVANTI的抗把子和有關工程師都有巨幅罰款，甚至被監禁。
5年的時間發生了這樣一些事情：
一、置身事外的SYNOPSYS繼續其前端技術的領先，目前擁有八成五的市場。
二、AVANTI在1996年採用“潔淨室”手段重寫其Arccell的源程序，以保障其合法性，新產品稱爲銀河與阿波羅（Milkyway，Apollo）。
三、AVANTI的佈局佈線因爲在時間驅動技術（Timing-driven）上的優勢，繼續擴大其市場份額，到2001年與CADENCE大致各佔市場的四成。
四、原來的MENTOR Graphics重新進入EDA市場。以多層次驗證（Hierachical verification）取得驗證市場以及一些新市場的最大份額。
五、偶像老大candence老大在1997年看破紅塵離開CADENCE。按他自己的說法，與AVANTI之戰讓他噁心，在收購一家名爲C＆P的EDA公司後，終於可以將責任推給新的抗把子，從而脫離EDA這個讓他輝煌又讓他傷心總之讓他非常投入的舞臺。
六、2001年12月3日，SYNOPSYS宣佈將以八億美金收購AVANTI。
八億中的一億是給AVANTI原董事局的數位董事，以保證他們在將來不會出現在SYNOPSYS的任何管理階層。SYNOPSYS以金錢來洗清與原來AVANTI衆人的聯繫關係。在這一億美金中，徐建國個人將得到大約四千萬美金。
七、徐建國99年成立Elaire Group Inc...青島公司叫Mainet...
八、那位寫錯標點符號位置的CADENCE的前工程師，因爲彙報了自己的這個錯誤，獲得了賠款1%的提成，也就是一百九十五萬美刀。
他的個人事蹟鼓勵我們要大錯誤不犯、小錯誤不斷才能給自己創造出發財機會，也許某一天天上掉下來的金元寶就會砸得我們頭破血流，正應驗了那句古話:想不到啊想不到……
附1：
CADENCE軟件分類清單
Part 1 Custom Integrated Circuits Bundle
1 Virtuoso(r) Schematic Composer VHDL Interface
2 Virtuoso(r) Schematic Composer Verilog(r) Interface
3 Virtuoso(r) Schematic Composer
4 CADENCE(r) Analog Design Environment
5 Virtuoso(r) Compactor
6 Virtuoso(r)-XL Layout Editor
7 CADENCE(r) Chip Assembly Router
8 Dracula(r) Graphical User Interface
9 CADENCE(r) RC Network Reducer Option
10 Dracula(r) Physical Verification and Extraction Suite
11 Diva(r) Physical Verification and Extraction Suite
12 CADENCE(r) SPICE
13 Spectre(r) Circuit Simulator
14 Spectre(r)-RF Simulation Option
15 CADENCE(r) AMS Designer Environment
16 CADENCE(r) AMS Designer Simulator
17 Virtuoso(r) Schematic Composer to design compiler integration
18 Virtuoso(r) EDIF 200 Reader
19 Virtuoso(r) EDIF 300 Connectivity Reader/Writer
20 Virtuoso(r) EDIF 300 Schematic Reader/Writer
21 Virtuoso(r) STREAM Interface
22 Virtuoso(r) CIF Reader
23 Virtuoso(r) CIF Writer
Part 2 Deep Submicron Design Bundle
24 Virtuoso(r)-XL Layout Editor
25 CADENCE(r) Chip Assembly Router
26 SPR002 Silicon Ensemble?-PKS Optimization
27 Dracula(r) Physical Verification and Extraction Suite
28 CM00030 CeltIC Crosstalk Analyzer for Cell-based Designs
Part 3 Design & Verification Bundle
29 CADENCE(r) NC-Sim Mixed-Language Simulator
30 CADENCE(r) Simulation Analysis Environment
31 CADENCE(r) Verification Cockpit
32 V29 FormalCheck(r) Model Checker
33 BG100 BuildGates(r) Synthesis
Part 4 System Level Design Bundle
34 HDS2000 CADENCE(r) Hardware Design System 2000
35 MDK CADENCE(r) Multimedia Design Kit
36 SPW2000 CADENCE(r) Signal Processing Worksystem 2000
37 IS136VE CADENCE(r) IS136 Verification Environment
38 NCSPW CADENCE(r) Signal Processing Worksystem link to NC Simulators
39 GSMVE CADENCE(r) GSM Verification Environment
40 PCSCDMAVE CADENCE(r) PCS CDMA Verification Environment
41 COMFLT CADENCE(r) Communication Library - Floating Point
42 COMTK CADENCE(r) Communication Library - Fixed Point
43 CDMATK CADENCE(r) Wideband CDMA Library
44 MDM CADENCE(r) SPW Model Manager
45 WLAN CADENCE(r) Wireless Local Area Networks Library
附2：
CADENCE軟件再分類－從培訓的角度
1. 邏輯設計與驗證工具
邏輯仿真工具: CADENCE NC-Verilog, Verilog-XL, NCSim, Simvision Waveform Viewer
綜合工具: CADENCE BuildGates
形式驗證工具: VerplexLEC
2．綜合佈局佈線工具
SoC Encounter－可應用於如90nm及其以下的SOC設計；
SE-PKS－可應用於如複雜時序收斂的IC設計；
Fire & Ice QX and SignalStorm－可應用於3維電阻電容參數提取及延時計算；
VoltageStorm－可應用於功耗分析；
CeltIC－可應用於信號完整性分析。
3. system level design工具
綜合（Hardware Design System 2000）
算法驗證（SPW）
結構設計工具(SystemC-based simulators, CoWare, etc)
硬件/軟件混合設計工具(Verification Platform, Seamless, etc)
模擬/混合信號工具(AMS, Agilent ADS, etc)
4. CIC(layout & custom layout) 全定製集成電路佈局設計工具
Virtuoso Layout Editor
Assura (Layout verification)
5. AMS (analog mixed signal, RF analysis and design)模擬集成電路設計工具
AnalogDesignEnvironment
MixedSignal Design Environment
Analog Modeling with Verilog-A
Spectre Circuit Simulator
6. HS-PSD(high speed PCB system design) 高速系統和板極設計工具
Concept HDL Front-to-Back Design Flow－原理圖輸入工具
PCB Librarian－器件建庫工具
Allegro PCB Layout System－PCB板佈局佈線工具
Specctra AutoRoute Basics－基本自動佈線器
Advanced Specctra Autorouting Techniques－高級自動佈線器
SpecctraQuest Foundations－信號完整性仿真工具
Advanced SpecctraQuest Techniques－高級信號仿真工具
附3：
入門CADENCE推薦套裝
VerilogHDL仿真工具－Verilog-XL
電路設計工具－Composer
電路模擬工具－Analog Artist
版圖設計工具－Virtuoso Layout Editor
版圖驗證工具－Dracula和Diva
自動佈局佈線工具－Preview和Silicon Ensemble
附4：
EDA Tools 不完全分類
功能仿真和測試
a. CADENCE, NC_sim
b. MENTOR, ModelSim (調試性能比較突出)
c. SYNOPSYS, VCS/VSS
d. NOVAS, Debussy (僅用於調試)
邏輯綜合
a. SYNOPSYS, DC
b. CADENCE, BuildGates
c. MENTOR, Leonardo
DFT
a. MENTOR, DFTAdvisor
b. MENTOR, Fastscan
c. MENTOR, TestKompress
d. MENTOR, DFTInsight
e. MENTOR, MBISTArchitect
f. MENTOR, LBISTArchitect
g. MENTOR, BSDArchitect
h. MENTOR, Flextest
i. SYNOPSYS, DFT Complier
j. SYNOPSYS, Tetra MAX
k. SYNOPSYS, BSD Complier
佈局,時鐘樹綜合和自動佈線
a. CADENCE, Design Planner
b. CADENCE, CT-Gen
c. CADENCE, PKS
d. CADENCE, Silicon Ensemble
e. SYNOPSYS, Chip Architect
f. SYNOPSYS, Floorplan Manager
g. SYNOPSYS, Physical Complier & Apollo
h. SYNOPSYS, FlexRoute
網表提取及RC參數提取物理驗證
a. MENTOR, xCalibre
b. CADENCE, Assure RCX
c. SYNOPSYS, Star-RCXT
d. MENTOR, Calibre
e. SYNOPSYS, Hercule
f. CADENCE, Assure
延時計算與靜態時序分析
a. SYNOPSYS, Prime Time
b. CADENCE, Pearl
c. MENTOR, SST Velocity
形式驗證
a. MENTOR, FormalPro
b. SYNOPSYS, Formality
c. CADENCE, FormalCheck
功能優化與分析
a. SYNOPSYS, Power Compiler
b. SYNOPSYS, PowerMill-ACE
HDLQA
a. TransEDA, Verification Navigator
b. SYNOPSYS, LEDA
FPGA開發
a. MENTOR, FPGAdvantage
b. XILINX, ISE
c. ALTERA, QuartusII
SoC開發
a. MENTOR, Seamless CVE
b. CADENCE, SPW
c. SYNOPSYS, Co-Centric
版圖設計工具
a. CADENCE, Virtuoso
b. MENTOR, IC-Station
c. 思源科技, Laker
電路級仿真
a. MENTOR, ELDO
b. MENTOR, ADMS
c. CADENCE, Spectre, Spectre RF
d. CADENCE, AMS
e. SYNOPSYS, Star-Hspice
