Verilog之function使用說明

1.function的定義

<span style="font-size:14px;">function [range] function_name; 
    input_declaration 
    other_declarations 
    procedural_statement 
endfunction</span>

(1)函數通過關鍵詞 function 和 endfunction 定義；

(2)不允許輸出端口聲明（包括輸出和雙向端口） ；但可以有多個輸入端口；

(3)[range]參數指定函數返回值的類型或位寬，是一個可選項，若沒有指定，默認缺省值爲寬度 1 比特的寄存器數據

(4)function_name爲所定義函數的名稱，對函數的調用也是通過函數名完成的，並在函數結構體內部代表一個內部變量，函數調用的返回值就是通過函數名變量傳遞給調用語句。函數定義在函數內部會隱式定義一個寄存器變量，該寄存器變量和函數同名並且位寬也一致。函數通過在函數定義中對該寄存器的顯式賦值來返回函數計算結果

(5)input_declaration 爲各個輸入端口的位寬和類型進行說明，在函數定義中至少要有一個輸入端口

注意事項：

（1）函數定義只能在模塊中完成，不能出現在過程塊中；

（2）函數至少要有一個輸入端口；不能包含輸出端口和雙向端口；

（3） 在函數結構中， 不能使用任何形式的時間控制語句 （#、 wait 等） ， 也不能使用 disable中止語句；

（4）函數定義結構體中不能出現過程塊語句（always 語句）；

（5）函數內部可以調用函數，但不能調用任務。

2.函數的調用

    func_name(expr1, expr2, ........., exprN),

    expr1, expr2, ......exprN是傳遞給函數的輸入參數列表，該輸入參數列表的順序必須與函數定義時聲明其輸入的順序相同.

  在函數調用中，有下列幾點需要注意： 
  （1）函數調用可以在過程塊中完成，也可以在 assign 這樣的連續賦值語句中出現。 
  （2）函數調用語句不能單獨作爲一條語句出現，只能作爲賦值語句的右端操作數。

     如果task或者function在不同地方併發調用，則它們使用同一組變量個內存地址，存在衝突產生錯誤。爲避免錯誤，聲明時在task和function後面加上automatic 關鍵字。如：task automatic task_id ........ endtask

調用例子：

在過程語句always模塊內調用，

`timescale 1ns / 100ps


module lfsr (clk, ena, nReset, rst, q);

	//
	// parameters
	//
	parameter [3:0] TAPS   = 8;                // number of flip-flops in LFSR

	//
	// inputs & outputs
	//
	input clk;                                 // master clock
	input ena;                                 // clock enable
	input nReset;                              // asynchronous active low reset
	input rst;                                 // synchronous active high reset

	output [TAPS:1] q;                         // LFSR output
	reg [TAPS:1] q;

	//
	// Module body
	//
	function lsb;
	   input [TAPS-1:0] q;

	   case (TAPS)
	       2: lsb = ~q[0];
	       3: lsb = q[3] ^ q[2];
	       4: lsb = q[4] ^ q[3];
	       5: lsb = q[5] ^ q[3];
	       6: lsb = q[6] ^ q[5];
	       7: lsb = q[7] ^ q[6];
	       8: lsb = q[8] ^ q[6] ^ q[5] ^ q[4];
	       9: lsb = q[9] ^ q[5];
	      10: lsb = q[10] ^ q[7];
	      11: lsb = q[11] ^ q[9];
	      12: lsb = q[12] ^ q[6] ^ q[4] ^ q[1];
	      13: lsb = q[13] ^ q[4] ^ q[3] ^ q[1];
	      14: lsb = q[14] ^ q[5] ^ q[3] ^ q[1];
	      15: lsb = q[15] ^ q[14];
	      16: lsb = q[16] ^ q[15] ^ q[13] ^ q[4];
	   endcase
	endfunction

	always @(posedge clk or negedge nReset)
	  if (~nReset)	q <= #1 0;
	  else if (rst)	q <= #1 0;
	  else if (ena)	q <= #1 {q[TAPS-1:1], lsb(q)};
endmodule