賽靈思內部資源基礎



 CLB：

1*CLB = 2*SLICE;
1*SLICE = 4 * （6 in_pin LUT ） +  8 * register + mux + 進位鏈;

6輸入LUT還可用作爲兩個5輸入LUT；寄存器可用作FF（觸發器）和 latch（鎖存器）。

slice 分 slicel（邏輯）和 slicem（存儲），差不多三分之二是slicel，三分之一slicem。
slicel只能用作邏輯，slicem上的LUT還可用作分佈式RAM和以爲寄存器（SRL32/16）。

IOB

IOB值得注意的東西在網上文章裏有很詳細的，不多說了。

RAM

RAM只說一下深度寬度吧，ultra的最大位寬72，36Kb/18Kb

昨天才弄明白爲什麼是36和18，而不是32和16，因爲有一位校驗位

不帶校驗位配置    32K*1  16K*2  8K*4  4K*8  2K*16  1K*32  512*64
帶校驗位的配置    --------  --------  -------  4K*9  2K*18  1K*36  512*72

DSP  27*18 signed mulitiply

時鐘走線神馬的現在還不夠清晰，大致記一些東西

vivado裏IBUF和OBUF是輸入輸出直接就連的，不用寫原語（大神如是說）。

時鐘進來要走IBUFG/BUFG，CCIO中MRCC全局時鐘走線，SRCC走指定的某一個bank。

IP輸出不想要過buf的話約束就可以的。