FPGA 處理視頻SDRAM帶寬計算(四畫面拼接單元)
FPGA 四畫面拼接單元SDRAM的帶寬計算
與分割相比，由於拼接需要實現每路輸入視頻的放大/縮小，由於視頻放大只能在出 DDR3 SDRAM 之後（具體原因見FPGA 視頻處理中外部SDRAM的作用）。
所以拼接單元比分割器更復雜一些。
實現拼接器主要有以下幾種思路，各有優缺點，歡迎行家們參與討論。
1：土豪金，多路輸入視頻不裁剪直接進出內存，獨立計算帶寬。硬件成本高，功耗大。FPGA 代碼思路清晰簡單，容易實現，毛病BUG會很少。
1920x1080x60x4/0.8 + 1920x1080x60x4/0.8 + 1920x1080x60x1/0.8 + 1920x1080x60x1/0.8 = 1555MHz@32 帶寬。
(四路視頻裁剪進SDRAM)(四路視頻裁剪出SDRAM)(四路視頻縮放後再進) (一路路視頻輸出)
按這個思路，產品硬件設計時需要選大於 1600MHZ@32bit 或 800MHZ@64bit 內存方案 （DDR/DDR2/DDR3/DDR4）
2：腦白金，多路輸入視頻裁剪後進出內存（SDRAM 視頻寫裁剪，SDRAM 視頻讀裁剪），複合計算帶寬。硬件成低，功耗小。FPGA 代碼思路比較複雜，不容易實現，調試麻煩BUG會很多。
（SDRAM 視頻讀裁剪，只將一個矩形視頻中有用的未被遮擋裁剪的視頻讀出。比如只讀出“凹”字形狀視頻數據，會減少很多的SDRAM帶寬。）
按這樣的思路計算，多路視頻裁剪進出SDRAM，只相當於一路視頻進出SDRAM的數據量。再計算縮放後進入SDRAM拼接輸出。結果如下
1920x1080x60x1/0.8 + 1920x1080x60x1/0.8 + 1920x1080x60x1/0.8 + 1920x1080x60x1/0.8 = 622MHz@32 帶寬。
(多路視頻裁剪進SDRAM)(多路視頻裁剪出SDRAM)(多路視頻縮放後再進) (一路路視頻輸出)
按這個思路，產品硬件設計時需要選大於 666MHZ@32bit 或 333MHZ@64bit 內存方案 （DDR/DDR2/DDR3/DDR4）
和上個方案比對，帶寬省太多了，能實現多路遠比四路多。
FPGA 多屏多畫面視頻拼接器
採用FPGA構建數字視頻矩陣的一些設計思路和設計需求
FPGA 四畫面視頻分割邏輯框圖
FPGA 四畫面視頻拼接單元邏輯框圖
FPGA 視頻處理中外部SDRAM的作用
FPGA 處理視頻SDRAM帶寬計算
FPGA 處理視頻SDRAM帶寬計算(四畫面視頻分割器)
FPGA 處理視頻SDRAM帶寬計算(四畫面視頻分割器 4K@30輸出)
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