從7nm到5nm，半導體制程
芯片的製造工藝常常用XXnm來表示，比如Intel最新的六代酷睿系列CPU就採用Intel自家的14nm++製造工藝。所謂的XXnm指的是集成電路的MOSFET晶體管柵極的寬度，也被稱爲柵長。柵長越短，則可以在相同尺寸的硅片上集成更多的晶體管。
目前，業內最重要的代工企業臺積電、三星和GF（格羅方德），在半導體工藝的發展上越來越迅猛，10nm製程纔剛剛應用一年半，7nm製程便已經好似近在眼前，上個月雷鋒網剛剛還報道過下一代iPhone A12處理器將使用臺積電7nm製程生產的消息。
當半導體工藝繼續向前演進時，由於隨着晶體管尺寸逐漸縮小至接近物理極限，在各種物理定律的束縛下，半導體工廠如同戴着鐐銬跳舞，因此在幾家廠商紛紛出現“異常狀況”：本應屬於整代工藝的16nm製程被臺積電所用，Intel的14nm製程字面上卻應該屬於半代工藝的範疇。再接下來，幾家則不約而同的選擇了10nm->7nm->5nm的路線，整代和半代的區別自此成爲歷史。
2020年，半導體制程工藝實現了技術性跳躍，從7nm邁入了5nm，能夠同臺PK的玩家僅剩臺積電和三星。對於5nm技術進展，臺積電在4月16日的財報會議上表示，臺積電5nm將於2020年下半年大規模量產，預計全年可貢獻約10%的營收。而7nm與6nm將帶來30%的營收。
另一邊，三星也在加碼投資部署5nm製程工藝，預計6月底5nm EUV生產線就能建設完畢，最快今年年底開始生產5nm。可以看到，今年的芯片製程工藝之爭中，最令人矚目的不是7nm，也不是6nm，而是5nm。
7nm與5nm差距
半導體制程技術從7nm邁入5nm，將爲芯片性能及工藝效率等帶來極大程度的提升。尺寸越小意味着在相同面積之內可以儲存更多的晶體管，從而達到更快的運行速度，並降到能耗。
製程工藝的進步將會爲芯片帶來哪些屬性的提升呢？5nm製程工藝目前還沒有商用，我們不妨用10nm和7nm做個對比。以華爲麒麟處理器來看，從麒麟970（臺積電10nm製程工藝）到麒麟980（臺積電7nm製程工藝），其晶體管數量從55億上升至69億，同比增長25.5%，這也導致其CPU性能提升50%、GPU性能提升100%、NPU性能也提升了100%。當然，製程工藝的提升除了會改變處理器的性能外，還會降低功耗、縮短產品研發週期等，這也是行業不斷提升芯片製程工藝的原因所在。
按照全球IC晶圓廠技術演進路線來看，在2020年這個時間節點上，僅臺積電和三星實現5nm量產。其中，格羅方德和聯電基本已經放棄了7nm製程工藝的研發；英特爾目前還在研發7nm；中芯國際的7nm製程工藝將於2020年年底實現量產。
在對比臺積電和三星兩家5nm工藝方面，由於兩家企業對製程工藝定義的標準不同，很難界定孰好孰壞。但根據此前雙發公佈的信息來看，他們5nm主要的對比對象是上一代的7nm工藝，我們不妨先來看看兩家企業7nm技術的差異化。
從工藝數據方面來看，國際公認的半導體專家和IC Knowledge的創始人Scotten Jones 給出的對比如下：
基於此數據，Scotten Jones得出的結果是，這兩家7nm工藝在晶體管密度上非常接近，但臺積電的產能會高於三星。也就是說，三星第三代7nm工藝與臺積電第二代7nm工藝相當，那麼他們5nm工藝究竟如何呢？
三星暫時落後
三星電子高管在2020年3月份的股東大會上曾表示，三星與臺積電在代工業務方面存在差距，但三星將利用新工藝的領先優勢來發展代工業務。這也暗示着，三星即將量產的5nm工藝與臺積電的存在着差距。
早在2019年4月16日，三星便宣佈5nm FinFF工藝技術已開發完成，可以爲用戶提供樣品，預計將在2020年下半年量產。
具體來看，三星曾透漏，5nm工藝將使用相同的7LPP晶體管SRAM並提供GR兼容性。5LPE與7LPP相比具有許多優勢，具體取決於選擇的遷移路徑。通過增強晶體管的改進，三星聲稱在使用5LPE 7.5T庫時其7LPP工藝的性能提高了10％。同時，三星還增加了單鰭器件低泄漏器件，它們可將功耗降低20%。
據韓國商業報報道，三星正加速在韓國華城建造的5nm工廠，預計6月份完成建設，最快年底可以生產5nm工藝，目前三星收到了高通的訂單，以現在的時間線來推算，三星可以在年底量產高通X60 5G調制解調器芯片組。
除了高通外，谷歌也正式宣佈，公司自研的SOC已經流片，將有望在Pixel系列手機上搭載。這顆芯片代號叫“Whitechapel”，搭載的是8核CPU，將採用三星5nm工藝製程。
另外，據韓國商業報報道，由於受疫情影響，荷蘭ASML公司很難將設備出口，這給三星、臺積電等在內的全球半導體廠商帶來了負面影響。業內人士表示，荷蘭ASML設備交付影響了三星、臺積電這兩家巨頭的研發、生產進度，其中三星遭受的損失會更大。由於三星去年購買的EUV設備部分用於DRAM生產，導致量產5nm工藝所需的EUV設備數量不夠，與臺積電相比有較大差距。
臺積電遙遙領先
在5nm晶體管密度方面，據臺積電此前透漏，臺積電5nm將繼續使用荷蘭ASML EUV光刻機，相比於第一代7nm晶體管密度可猛增80％(相比第二代則是增加50％)。
關於這一點，WikiChips也根據臺積電一篇論文中的晶體管結構側視圖給出了分析結果，臺積電5nm的柵極間距爲48nm，金屬間距則是30nm，鰭片間距25-26nm，單元高度約爲180nm，照此計算，臺積電5nm的晶體管密度將是每平方毫米1.713億個。相比於初代7nm的每平方毫米9120萬個，這一數字增加了足足88％，而臺積電官方宣傳的數字是84％。
相比初代7nm工藝，臺積電曾透漏5nm將提供1.8倍的密度，實現15%-30%的性能提升，其中，5nm的HPC選項將提供最高達25%的性能提升。
在設備方面，臺積電計劃爲5nm開設一座新的晶圓廠Fab 8，重新引入多臺新光刻機，但是目前EUV光刻機的平均日常功率只有145W，部分可以持續幾周做到250W，都不足如完全投入商用，預計2020年下半年才能達到300W，這與臺積電5nm工藝量產規劃相符。
在客戶方面，臺積電曾透漏，其5nm訂單已經滿載，客戶包括蘋果、華爲海思、AMD、比特大陸等。據中國臺灣經濟日報報道，受疫情持續發酵影響，華爲已經砍掉了部分臺積電代工的麒麟1020處理器訂單，而這部分5nm訂單已被蘋果填補。報道還指出，蘋果還要求臺積電在2020年第四季度追加1萬片產能，和AMD等公司搶奪下半年5nm二代製程產能。
總結
具體來看，三星與臺積電的5nm工藝在晶體管密度、性能提升、功耗、量產時間及規模方面都有很大的差距。但我們看到，5nm之後還有3nm甚至2nm，三星在3nm工藝的表現能否超越臺積電，以及中芯國際是否能夠趕上三星和臺積電在製程工藝技術的步伐，值得期待！