數字電子技術之邏輯門電路

邏輯門電路是指用於實現各種各樣的基本邏輯運算、常用復合邏輯運算的電子電路,簡稱門電路。

這部分的內容也是數字電子技術比較難的內容,按集成度劃分,可分爲分立元件門電路和數字集成電路:

• 分立元件門電路:用若干分立的半導體器件和電阻、電容等元件連接形成。
• 數字集成電路:將大量的分立元件和門電路單元集成在一塊很小的半導體基片上，形成一個微縮化的 “片上系統”

目前，應用最廣泛的集成門電路有CMOS和TTL兩大類:

• TTL集成邏輯門: 功耗較大,不適於製造大規模、超大規模集成電路。
• CMOS集成邏輯門:功耗非常低,發熱量小,易於集成。

下面是本篇文章的結構:

1. 邏輯門電路概述
2. 分立元件門電路
3. 數字集成電路
4. 多餘輸入端的處理

1. 邏輯門電路概述

正邏輯和負邏輯

• 基本的邏輯規定: 1 - "真”; 0 - “假”

在實際中,不可能直接輸入0和1,因此引入了正邏輯和負邏輯:

• 正邏輯和負邏輯:在實際的數字系統中，用數字信號(邏輯電平Ui、Uo)
  表示"真(1)"、"假(0)"的約定。

二極管和晶體管的基本特性

二極管

• 外加正向電壓(正偏) :二極管導通 Un≈0.7 V
• 外加反向電壓(反偏) :二極管截止 Un <0.5V, In≈0

晶體管(三極管)

電路符號:

等效模型:

2. 分立元件門電路

二極管與門

根據正邏輯轉換成真值表:

• 0 - 0.7V表示低電平
• 0.7 - 3.7V表示高電平

完成了兩輸入與的功能

二極管或門

這裏的電壓源變成了負數(方便計算):
根據正邏輯轉換成真值表:

• -0.7 - 0V表示低電平
• 2.3 - 3V表示高電平

晶體管非門

3. 數字集成電路

TTL邏輯門

TTL集成電路:
晶體管-晶體管邏輯電路( Transistor- Transistor Logic )

TTL非門

電路結構

輸入極有一個二極管,是用來防止輸入電壓過低,即防止出現大電流的:

工作模式

1. ui =UiL=0.3V時
2. ui=UiH= 3.6V時
3. 輸入端懸空時
4. 輸入端通過一個電阻接地

輸入電壓爲輸入低電平時

先看最外圍的迴路:

VT1的基極電壓無法使VT2和VT4的發射結導通

接下來再看下一個迴路:

完全可以突破兩個PN結到達輸出,爲3.6V

輸入電壓爲輸入高電平時

輸入爲3.6V,則VT1爲4.3V,下面的三個PN結均可導通

故VT1基極電位被鉗制在2.1V,VT2和VT4飽和導通

於此同時Uc2 = Ub3 = 0.3+0.7 = 1V,二極管VD必然截止

輸入端懸空時

輸入級電路不構成迴路,則VT1的發射結自然是截止的。後續分析與輸入高電平時基本一致

TTL電路的某輸入端懸空,等效於該端接入邏輯高電平。

懸空易引入干擾,故應對不用的輸入端作相應的處理。

輸入端通過一個電阻接地時

• 只要輸入端電阻Re >= 2.5 千歐
  就可以使得u1 達到1.4V ,從而使非門輸出電壓Uo = UoL = 0.3V

• 只要輸入端電阻Re <= 0.7 千歐
  則非門輸出電壓Uo = UoH = 3.6V

輸入、輸出的特性參數

這裏的高低電平都不是一個確定的數,而是一個範圍

輸入信號

• 輸入高電平 :
  對應於邏輯"1"的輸入電平,典型值3.6V,TTL規定最小輸入高電平爲2.0V,即開門電平

• 輸入低電平 :
  對應於邏輯"0"的輸入電平,典型值0.3V,TTL規定輸入低電平的上限爲0.8V,即關門電平

輸出信號

• 輸出高電平:
  門電路處於關門狀態(截止狀態)時的輸出電平，此時輸出信號對應邏輯"1"，典型值3.6V,規定輸出高電平的下限爲2.4V

• 輸出低電平:
  門電路處於開門狀態(導通狀態)時的輸出電平，此時輸出信號對應邏輯"0"，典型值0.3V,規定輸出低電平的上限爲0.4V

開門狀態

門電路輸出爲輸出低電平時(對應邏輯“0”),稱邏輯門處於開門狀態,又稱導通狀態

關門狀態

門電路輸出爲輸出高電平時(對應邏輯“1”),稱邏輯門處於關門狀態,又稱截止狀態

開門電平

爲了保證非門工作在開門狀態的輸入電平

開門電平指此時允許輸入的高電平的最小值(2.0V )

關門電平

爲了保證非門工作在關門狀態的輸入電平

開門電平指此時允許輸入的低電平的最大值(0.8V )

剩餘的兩個參數基於上面的內容,這裏回顧一下:

開門電阻

開門電阻 :
爲了使非門可靠地工作在開門狀態,輸入電阻所允許的最小阻值(2.5 千歐)

即輸入端大電阻的下限

關門電阻

關門電阻 :
爲了使非門可靠地工作在關門狀態,輸入電阻所允許的最大阻值(0.7 千歐)

即輸入端小電阻的上限

TTL電平規範

輸入高電平:

• 典型值爲3.6V
• 最小值爲2.0V

輸入低電平 :

• 典型值爲0.3V
• 最大值爲0.8V

輸出高電平:

• 典型值爲3.6V
• 最大值爲2.4V

輸出低電平:

• 典型值爲0.3V
• 最大值爲0.4V

輸入端噪聲容限</>

接着上面的內容,細心的你應該已經看出來,輸入高/低電平的最小值與輸出高/低電平的最小值之間有一段間隔:

數字電路工作時,如果輸入信號上疊加有噪聲電壓(干擾信號),則可能造成信號邏輯混亂,使得電路工作錯誤。

但是,邏輯高電平、低電平並不是一個固定值,而是一個電壓範圍。因此,只要輸入端存在的噪聲電壓幅度不超過允許的範圍,輸入信號就不會發生邏輯混亂。

從上圖也可以看出,輸入高/低電平時的噪聲容限都爲0.4V

邏輯門的速度指標

TTL邏輯門電路工作時,當輸入信號變化後，需要經過一定的時延後,輸出端才能建立起相應的穩定輸出信號。

• 傳輸延遲時間:
  輸出信號波形滯後於輸入信號波形的時間,是衡量門電路工作速度的重要性能指標。

指標爲納秒級

導通傳輸延遲時間

輸出電壓由高電平變爲低電平的傳輸延遲時間

用來描述門電路開門的速度

截止傳輸延遲時間

輸出電壓由低電平變爲高電平的傳輸延遲時間

用來描述門電路關門的速度

平均傳輸延遲時間

用來描述門電路工作的平均速度

特殊TTL邏輯門

普通TTL邏輯門的缺陷

• 普通TTL邏輯門的缺陷主要在輸出級上:
  多個普通TTL門的輸出端不能共接在同一根導線上

如下面的例子:

1. Y1和Y2同爲高電平或者低電平時:
   輸出端共接對電路工作狀態、邏輯關係不會有任何影響，輸出Y對應爲高電平或低電平。
2. Y和Y2一個高電平、一個低電平時:
   輸出端共接會帶來嚴重危害。

• Y1爲高電平: 門G1的T3管飽和導通、T4 管截止;
• Y2爲低電平: 門G2的T3管截止，而T4管飽和導通。

這時,由上至下會產生通路,產生大電流,帶來嚴重危害,而輸出端會輸出一個非1非0的量,從而造成混亂

總線和總線上的分時複用

• 總線( Bus ):
  總線是數字信息的一組公共通道，多個前級單元、設備的輸出端和
  後級單元、設備的輸入端共接其上,採用分時複用的方式，使多個前級單元的輸出信號通過公共總線，輸出給相應的後級單元，以完成數據的傳輸。

• 分時複用:
  
  通過分時複用,讓總線上的設備分塊進行,從而實現一條電路傳送多路信號的功能

而這兩個特殊的TTL邏輯門可以共接在一根導線上:

集電極開路門

1. OC門的電路結構和邏輯符號

左邊的OC門是將右邊的TTL門VT4晶體管上面的負載去掉而得來的

對應的邏輯門符號:

2. OC門的功能分析

OC門使用時，輸出端要外接一個上拉電阻R,和正電源+Vcc相連

當輸入中有低電平時

結果輸出高電平

當輸入全爲高電平時

結果輸出低電平

3. OC門的工作特點

OC門允許多個輸出端共接,且共用一個上拉電阻R:

此時,該共接點具有邏輯"與”功能,稱爲“線與”點。

外接電阻會影響了OC門的開關速度，所以OC門一般用於對工作速度要求不高的場合。

三態門

1. 三態門的電路結構和邏輯符號

可以看出,三態門是在原有的基礎上增加一部分元件

下面是三態門的邏輯符號:

這種控制方式爲控制端低有效方式,想要做到控制端高有效方式,也很簡單:

2. 三態門的分類和符號閱讀

舉個例子:
(II)( c )控制端低有效的兩輸入與非三態門
(I) ( d )控制端高有效的兩輸入或非三態門

OC門和三態門的性能比較

• 三態門的開關速度比OC門快
• 在總線結構中:
  允許接入總線的三態門的個數,原則上不受約束。
  允許接入總線的OC門要受到外用的上拉電阻的取值範圍的限制。
• OC門輸出端可以實現“線與”邏輯功能,而三態門不行。

CMOS邏輯門

MOS場效應管

CMOS邏輯門的由來

採用P溝道和N溝道增強型M0S管組成耳補電路實用性最廣,是目前應用最廣泛的集成電路之一。

CMOS集成邏輯的工作特點

★功耗極低
★芯片集成度高
★溫度穩定性好
★電路結構簡單,器件製作成本低
★輸入阻抗高,可達10的8次方，扇出能力強
★電源電壓範圍寬
★輸出邏輯擺幅大
★抗干擾能力強

• 輸入高、低電平大小受電源電壓的限制。
• CMOS電路的工作速度比TTL電路稍慢，

CMOS電平規範

• TTL器件大都採用+5V電源供電
• CMOS器件電源電壓範圍廣泛

4. 多餘輸入端的處理

多餘輸入端懸空所帶來的問題</>

• 容易引入外界干擾
• 引起邏輯運算的錯誤

解決方法:
在保證邏輯功能正確的前提下,給多餘輸入端接入確定電平

TTL邏輯門電路

與門、與非門

對於與門、 與非門，多餘輸入端應接入高電平。
例如，3輸入與非門Y=$\overline{\text{ABC}}$，C輸入端多餘，意味着實際要完成的功能是Y=$\overline{\text{AB}}$,此時C端接入高電平，Y=$\overline{\text{ABC}}$=$\overline{\text{AB.1}}$=$\overline{\text{AB}}$，不影響邏輯功能。

具體方式:

1. 將其通過電阻R (約幾千歐,限流作用)接正電源;
2. 通過大於2.5千歐的電阻接地;
3. 在前級門的帶載能力有富餘的情況下，可以和有用輸入端共接。

或門、或非門

對於或門、或非門，多餘輸入端應接入低電平。

例如，3 輸入或非門Y=$\overline{\text{A+B+C}}$ ，C 輸入端多餘，意味着實際要完成的功能是Y=$\overline{\text{A+B}}$ 。
此時 C 端接入低電平，Y=$\overline{\text{A+B+C}}$=$\overline{\text{A+B+0}}$=$\overline{\text{A+B}}$ ，不影響邏輯功能。

具體方式：

1. 將其直接接地；
2. 通過小於 500Ω 的電阻（關門電阻 700Ω，爲了保證安全，
   阻值降至 500Ω）接地；
3. 在前級門的帶載能力有富餘的情況下，可以和有用輸入端
   共接。

與或非門

對於與或非門，則又要分爲兩種情況:

已知與或非表達式爲Y=$\overline{\text{AB+CD}}$

1. 如果與或非邏輯中，某個與單元（例如 CD 單元）整個多餘，意味着實際要完成的功能是Y=$\overline{\text{AB}}$ 。則該與單元的所有輸入端接入低平，Y=$\overline{\text{AB+00}}$=$\overline{\text{AB}}$ ，不影響邏輯功能，具體方式和“或門、或非門情況”類似，不再贅述。

2. 如果與或非邏輯中，與單元的某個輸入端（例如輸入端 D）多
   餘，意味着實際要完成的功能是Y=$\overline{\text{AB+C}}$ 。則該輸入端接入高平，Y=$\overline{\text{AB+C.0}}$=$\overline{\text{AB+C}}$ ，不影響邏輯功能，具體方式和“與門、與非門情況”類似，不再贅述。

CMOS 門電路

CMOS 門電路的多餘輸入端的處理方法與 TTL電路的異同在於：

★ 首先，CMOS 器件的輸入阻抗很大，對干擾信號的捕捉能力很強，很容易在懸空輸入端引入。同時，輸入端是 MOS 管的絕緣柵極，它與其他電極間的絕緣層很容易被擊穿，雖然內部也設置有保護電路，但只適合防止穩態過壓，對瞬間過壓保護效果差。這意味着，外接干擾信號的引入，很容易損壞器件。

所以，CMOS 門電路的多餘輸入端不允許懸空，必須加以處理。而如果TTL 門電路的懸空輸入端引入了干擾信號，雖然會造成邏輯錯誤，但一般不至於損壞器件。

★ 多餘輸入端的處理原則是保證電路要實現的邏輯功能正確，所以， 不論是 是 TTL 還是 CMOS 電路 ，處理原則和方法是一致的。簡言之，多餘輸入端參與的是“與”運算，就接入高電平；參與的是“或”運算，就接入低電平。

★ 具體處理方式的差異在於：
TTL門電路輸入端通過一個電阻接地，則該端輸入電平和電阻值大小有關。但是，對於 CMOS 門電路，不論它的輸入電平是高電平還是低電平，其輸入電流都非常小，所以，CMOS門電路的多餘輸入端通過一個電阻接地時，不論電阻多大，該端都等效輸入低電平。

除上述幾點外，CMOS 門電路的多餘輸入端的處理方法，與 TTL
門相同。