由於JK觸發器存在一次變化問題，所以抗干擾能力差。
爲了提高觸發器工作的可靠性，希望觸發器的次態（新態）僅決定於CLK的下降沿（或上升沿）到達時刻的輸入信號的狀態，與CLK的其它時刻的信號無關。這樣出現了各種邊沿觸發器
邊沿觸發的觸發器
1. 雙D觸發器
電路結構與工作原理
用兩個電平觸發D觸發器組成的邊沿觸發器，時鐘相連
- 當CLK=0，觸發器輸出狀態不變，FF1的狀態與D相同
- 當CLK=1,上升沿到來時，觸發器FF1的狀態與上升沿到來前一刻的D相同，所以FF2的Q被置成D的狀態，與其他時刻的D無關
2. CMOS傳輸門的邊緣觸發器
2.1 電路圖
CLK爲時鐘信號
C,C’分別按圖所示接入不同的傳輸門，傳輸門相當於開關，比如TG1只有C’=1，C=0的條件下導通
2.2 工作原理
- 當時鍾信號CLK=0時C’=1,C=0,TG1導通，Q1’=D’,隨着D變化而變化，同理TG2截止，TG3截止，TG4導通，輸出的Q不變
- 當時鍾信號CLK=1時C’=0,C=1,TG1封鎖，TG2導通，Q1’等於上升沿到來前一刻的D’，TG3導通，TG4截止，輸出的Q等於上升沿到來前一刻的D
- 所以是一個上升沿觸發器
2.3 異步置位 復位
電路圖與工作原理
通過或門引入異步置位復位端，
,
,
一般情況下爲低電平，則不產生影響
3. 維持阻塞觸發器
維持阻塞觸發器是另一種邊沿觸發器，其內部門電路主要爲TTL電路
3.1 電路圖
下圖爲維持阻塞結構的SR觸發器，是有電平觸發的同步SR觸發器（去掉途中所標示的四根線）演變而來
爲了保證CLK由低電平變高電平以後，無論S’,R’的狀態如何改變，都不會影響S,R的狀態，觸發器的狀態只取決於CLK上升沿到來時的狀態
- 首先在電路增加G5,G6兩個與非門和①②兩根連線，時G3,G5；G4,G6分別形成SR鎖存器。
- 當CLK有低電平變高電平時，S’R’端的地點評輸入信號馬上被存到這兩個SR鎖存器，
- 此後S‘R’的低電平信號消失，SR的狀態也能維持不變
- 所以①線爲置1線;②爲置0維持線
但是，由於CLK=1期間，可能遇到S’=0，R’=1後S’=1,R’=0的情況，這使S=1,R=1,這種情況是不允許的，爲避免這種情況
- 在電路中增加了③④兩根線,將G3,G4也形成SR鎖存器
- 當先後出現S=1,R=1的情況，鎖存器的狀態不會改變（因爲與門的作用）
- 因爲③可以阻止Q置0，所以稱爲置0阻塞線。同理④稱爲置1阻塞線
S’ D －置位端，低電平有效；R’ D －復位端，也是低電平有效。正常工作時接高電平
3.2 工作原理
- 當CLK=0時，G3,G4封鎖，輸出高電平，Q與Q’不變
- 當CLK由0變1，上升沿到來時，電路的狀態由到來時的SR決定
3.3 維持阻塞的D觸發器
a. 當CLK=0時，G 3 和G 4 被封鎖，輸出高電平，觸發器保持原態，即Q*=Q
b. 當CLK由0變爲1，即脈衝前沿到來時，G 6 門輸出爲D’,G 5 門輸出爲D,則G 3 門輸出爲D’, G 4 門輸出爲D。觸發器輸出Q=D
c. 當CLK=1時，G 3 和G 4 被開啓，但輸出互爲取反，即必有一個爲低電平。若G 3 輸出爲0，則將G 4 、G 5 門封鎖，D數據封鎖，通過①線維持Q=1，通過③線阻止Q=0；若G 4 輸出爲0，則G 6 門被封鎖，D數據被封鎖，使得Q=0，同時②線阻止Q=1，保持Q=0
4. 動作特點
邊沿觸發器的共同動作特點是觸發器的次態僅取決於CLK信號的上升沿或下降沿到達時輸入的邏輯狀態，故有效地提高了觸發器的抗干擾能力