dsp builder中多個project自動生成VHDL衝突的解決方法

在用dsp builder實現算法時，分解成多個小模塊仿真比較方便。每個模塊可以獨立生成對應的VHDL代碼。然而不同模塊的VHDL有重複的文件被包含在qip文件中，編譯時會因爲重複而報錯。

我的解決方法是，在每個模塊生成VHDL代碼時，都放在一個文件夾中，重複的文件會自動覆蓋掉，便不會出現重複導致的報錯了。