前端時間,學校的社團有人在問我關於對設計約束的問題,碰巧在網上看見一篇關於約束的問題,現狀貼如下:
個人覺得有些觀點不是太認同,但是主要的思想是很好的!~
對自己的設計的實現方式越瞭解，對自己的設計的時序要求越瞭解，對目標器件的資源分佈和結構越瞭解，對EDA工具執行約束的效果越瞭解，那麼對設計的時序約束目標就會越清晰，相應地，設計的時序收斂過程就會更可控。 riple
從最近一段時間工作和學習的成果中，我總結了如下幾種進行時序約束的方法。按照從易到難的順序排列如下： riple
0. 核心頻率約束
這是最基本的，所以標號爲0。 riple
1. 核心頻率約束+時序例外約束
時序例外約束包括FalsePath、MulticyclePath、MaxDelay、MinDelay。但這還不是最完整的時序約束。如果僅有這些約束的話，說明設計者的思路還侷限在FPGA芯片內部。 riple
2. 核心頻率約束+時序例外約束+I/O約束
I/O約束包括引腳分配位置、外部走線延時（InputDelay、OutputDelay）、上下拉電阻、驅動電流強度等。加入I/O約束後的時序約 束，纔是完整的時序約束。FPGA作爲PCB上的一個器件，是整個PCB系統時序收斂的一部分。FPGA作爲PCB設計的一部分，是需要PCB設計工程師 像對待所有COTS器件一樣，閱讀並分析其I/O Timing Diagram的。FPGA不同於COTS器件之處在於，其I/O Timing是可以在設計後期在一定範圍內調整的；雖然如此，最好還是在PCB設計前期給與充分的考慮並歸入設計文檔。 riple
正因爲FPGA的I/O Timing會在設計期間發生變化，所以準確地對其進行約束是保證設計穩定可控的重要因素。許多在FPGA重新編譯後，FPGA對外部器件的操作出現不穩定的問題都有可能是由此引起的。 riple
3. 核心頻率約束+時序例外約束+I/O約束+Post-fit Netlist
引入Post-fit Netlist的過程是從一次成功的時序收斂結果開始，把特定的一組邏輯在FPGA上實現的佈局位置和佈線結果固定下來，保證這一佈局佈線結果可以在新的 編譯中重現，相應地，這一組邏輯的時序收斂結果也就得到了保證。由於有了EDA工具的有力支持，雖然是精確到門級的細粒度約束，設計者只須進行一系列設置 操作即可，不需要關心佈局和佈線的具體信息。 riple
4. 核心頻率約束+時序例外約束+I/O約束+LogicLock
LogicLock是FPGA器件內部的佈局約束。LogicLock的約束是粗粒度的，只規定設計頂層模塊或子模塊可以調整的佈局位置和大小。成功的 LogicLock需要設計者對可能的時序收斂目標作出預計，考慮特定邏輯資源（引腳、存儲器、DSP）與LogicLock Region的位置關係對時序的影響，並可以參考上一次時序成功收斂的結果。這一權衡和規劃FPGA底層物理佈局的過程就是FloorPlanning。 LogicLock給了設計者對佈局位置和範圍更多的控制權，可以有效地向EDA工具傳遞設計者的設計意圖，避免EDA工具由於缺乏佈局優先級信息而盲目 優化非關鍵路徑。由於模塊在每一次編譯中的佈局位置變化被限定在了最優的固定範圍內，時序收斂結果的可重現性也就更高。 riple
5. 核心頻率約束+時序例外約束+I/O約束+寄存器佈局約束
寄存器佈局約束是精確到寄存器或LE一級的細粒度佈局約束。設計者通過對設計施加精準的控制來獲得可靠的時序收斂結果。對設計中的每一個寄存器手工進行布 局位置約束並保證時序收斂是一項浩大的工程，這標誌着設計者能夠完全控制設計的物理實現。這是一個理想目標，是不可能在有限的時間內完成的。通常的做法是 設計者對設計的局部進行寄存器佈局約束並通過實際運行佈局佈線工具來獲得時序收斂的信息，通過數次迭代逼近預期的時序目標。 riple
不久前我看到過一個這樣的設計：一個子模塊的每一個寄存器都得到了具體的佈局位置約束。該模塊的時序收斂也就相應地在每一次重新編譯的過程中得到了保證。 經過分析，這一子模塊的設計和約束最初是在原理圖中進行的，在達到時序收斂目標後該設計被轉換爲HDL語言描述，相應的約束也保存到了配置文件中。 riple
6. 核心頻率約束+時序例外約束+I/O約束+特定路徑延時約束
好的時序約束應該是“引導型”的，而不應該是“強制型”的。通過給出設計中關鍵路徑的時序延遲範圍，把具體而微的工作留給EDA工具在該約束的限定範圍內 自由實現。這也是一個理想目標，需要設計者對每一條時序路徑都做到心中有數，需要設計者分清哪些路徑是可以通過核心頻率和簡單的時序例外約束就可以收斂 的，哪些路徑是必須制定MaxDelay和MinDelay的，一條也不能遺漏。設定路徑延時約束就是間接地設定佈局佈線約束，但是比上述3、4、5的方 法更靈活，而且不失其準確性。通過時序約束而不是顯式的佈局和網表約束來達到時序收斂纔是時序約束的真諦。 riple
記得有網友說過“好的時序是設計出來的，不是約束出來的”，我一直把這句話作爲自己進行邏輯設計和時序約束的指導。好的約束必須以好的設計爲前提。沒有好 的設計，在約束上下再大的功夫也是沒有意義的。不過，通過正確的約束也可以檢查設計的優劣，通過時序分析報告可以檢查出設計上時序考慮不周的地方，從而加 以修改。通過幾次“分析—修改—分析”的迭代也可以達到完善設計的目標。應該說，設計是約束的根本，約束是設計的保證，二者是相輔相成的關係。