原创 ZYNQ SDK庫函數學習之i2c
poll模式： 主要函數分析 1.慣例的初始化函數 XIicPs_LookupConfig(DeviceId); //ID ,基地址，時鐘 XIicPs_CfgInitialize(I2C_Ptr, Config, Config->Ba
2020-06-16 15:19:57
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原创 PL中斷——點亮和熄滅LED燈程序
參考米聯客資料改寫的程序： #include <stdio.h> #include "xscugic.h" #include "xil_exception.h" #include "xparameters.h" #include "x
2020-06-16 15:19:57
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原创 vivado 產生sin信號
1.利用matlib產生.coe文件， clear ; close all; width=12; %寬度 depth=4096; %深度是1024 n=0:depth-1; yn=sin(2*pi/4096*n); yn=roun
2020-06-16 15:19:57
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原创 ZYNQ學習筆記——AXI_GPIO
AXI GPIO 觸發中斷，控制PS 端的LED亮滅 /* * main.c * * Created on: 2020年3月12日 * Author: */ #include "xparameters
2020-06-16 15:19:57
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原创 matlib 硬件支持包 安裝
開始->運行->輸入 cmd 三個字母后回車。在彈出的對話框裏面輸入： cd j:\MATLABR2018b\bin\win64 j: install_supportsoftware.exe -arc
2020-06-16 15:19:57
原创 ZYNQ 學習之UART中斷庫函數解讀
通用異步收發傳輸器（Universal Asynchronous Receiver/Transmitter)，通常稱作UART。 百度百科原理介紹：https://baike.baidu.com/item/UART/4429746?fr=
2020-06-16 15:19:57
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原创 xilinx ODDR IDDR IDELAYE ODELAYE IBUFDS、IBUFGDS和OBUFDS
參考博客： https://blog.csdn.net/q774318039a/article/details/88910399 https://blog.csdn.net/XiaoQingCaiGeGe/article/details/
2020-06-16 15:19:57
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原创 FPGA 學習筆記——原語 BUFIO BUFIO
參考博客： https://blog.csdn.net/lg2lh/article/details/45375317 https://blog.csdn.net/lg2lh/article/details/45220283 BUFR是區域
2020-06-16 15:19:57
原创 ZYNQ 最小系統搭建並測試
zynq最小系統包括DDR3，ARM ，UART，主要是PS部分 主要步驟： 第一步：選芯片類型 第二步：添加ZYNQ ip核，進行必要的的配置 1.時鐘頻率：PS頻率爲33.333MHz，PL一般配置爲100MHz，PS爲666.6
2020-06-16 15:19:57
原创 vivado 2017.1 安裝出現 error when launching c:\xilinx\vivado\2017.1\bin\vlm.bat launcher time out 解決
在安裝進度條第一個（拷貝文件）完成之後，第二個進度條未結束之前（跳出其他對話框安裝驅動的時候先不要next），在以下路徑下的xvcredist.exe改爲xvcredist.old，然後繼續安裝就ok了，雖然會報警告，還是可以正常使用的
2020-06-16 15:19:57
原创 ZYNQ學習筆記之AXI—lite分析
`timescale 1 ns / 1 ps module myip_v1_1_S00_AXI # ( // Users to add parameters here // User parameters ends
2020-06-16 15:19:57
原创 小m僞隨機序列 matlab -
不同週期m序列（僞隨機序列）的matlab詳細生成方法 https://blog.csdn.net/weixin_39833030/article/details/99718054?ops_request_misc=%257B%2522r
2020-04-28 20:30:38
原创 verilog 串口收發數據 UART
功能：串口迴環測試；8位數據位，1位停止，無校驗。 參考：正點原子FPGA教程 top程序： module uart_top( input sys_clk, input sys_rst, input uart_rx,
2020-04-21 08:20:09
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原创 verilog 串口接收多個字節數據
原文地址：verilog串口接收多個數據進行處理的實現方法 https://blog.csdn.net/deng_d1/article/details/51491325 關於使用串口接收多個數據進行處理的問題，目前網上存在的關於veril
2020-04-21 08:20:09
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原创 Verilog 上升沿檢測信號及觸摸按鍵控制led亮滅
功能：實現觸摸按鍵來控制led 燈的亮滅。 核心代碼：經典的上升沿檢測信號脈衝的獲得 //上升沿檢測信號脈衝 assign touch_en=(~touch_reg1)&& touch_reg0; always @(posedge
2020-04-21 08:20:09
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