原创 GT高速接口通關簡介
1、GT基礎知識 SATA 接口只有幾根線爲什麼那麼快？連上網線顯示的10Gbps（萬兆網）是不是很令人興奮！沒錯，他們都用了高速GTX技術、GTX全稱Gigabit transceiver，是爲了滿足高速、實時傳輸而生的技術。傳
2020-05-21 07:02:42
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原创 zynq 固化程序
目錄 1. 工程搭建 2. 生成FSBL 3. 創建BOOT文件 4. SD卡啓動測試 5.QSPI啓動測試 6.在vivado 下燒寫QSPI 1. 工程搭建 平臺採用AX7Z100開發平臺。 1） 首先搭建好zynq框架
2020-05-21 07:02:42
原创 GTX/GTH QPLL CPLL學習之Aurora
目錄 1 基礎知識 2 Aurora 使用過程中報錯 1 基礎知識 Xilinx的7系列FPGA隨着集成度的提高，其高速串行收發器不再獨佔一個單獨的參考時鐘，而是以Quad來對串行高速收發器進行分組，四個串行高速收發器
2020-05-20 06:15:37
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原创 VGA、DVI、HDMI三種視頻信號接口有什麼差別
目錄 1. VGA接頭 2.DVI接頭 3. HDMI接口 1. VGA接頭 VGA (Video Graphics Array) 針數爲15的視頻接口，主要用於老式的電腦輸出。VGA輸出和傳遞的是模擬信號。大家都知道計算機顯卡產生的
2020-05-16 18:15:54
原创 10G Ethernet Mac IP核
目錄 1. 10G以太網結構 1.1 以太網媒體接入控制器(MAC) 1.2 物理接口收發器(PHY) 2.1 IP核使用 2.2 example 代碼說明 1. 10G以太網結構 一個完整的10G以太網接口分爲10G PHY和10G
2020-05-16 18:15:53
原创 10G Ethernet PCS/PMA IP 核
目錄 1 代碼說明 2 時序說明 一個完整的10G以太網接口分爲10G PHY和10G MAC兩部分。上一節對MAC進行過介紹，這裏主要講PHY。通常都會用PHY芯片，目前vivado也有PHY 對應的IP 核10G Ethernet
2020-05-16 18:15:53
原创 FPGA 時序約束 一 ：如何查看時序錯誤
1、時序錯誤的影響 一個設計的時序報告中，design run 時序有紅色，裕量（slack）爲負數時，表示時序約束出現違例，雖然個別違例不代表你的工程就有致命的問題，但是這是一個風險（時序報告是按照工藝、電壓以及溫度的上下限
2020-04-27 11:18:54
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原创 FPGA 時序約束 三 ：輸入延遲和輸出延遲
http://www.360doc.com/content/19/0618/09/908538_843245881.shtml https://blog.csdn.net/procrastinator/article/details/
2020-04-27 11:18:54
原创 FPGA 時序約束 二 ：創建時鐘和時鐘不相關約束
創建時鐘是針對代碼中主時鐘而言，創建時鐘之前需要知道代碼中的主時鐘都是什麼，可以在綜合以後，打開綜合，然後在TCL 中輸入命令： report_clock_networks –name mynetwork 確定了主時鐘，就可以對其創
2020-04-27 11:18:54
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原创 SRIO IP 數據發送時代碼復位的問題
SRIO 調試期間，抓取送入IP核的數據，沒有錯誤，但是對端收到的數據，感覺第一包數據和第二包數據不連續，一包數據16KB。具體記不清了，大致就是，第二包最開始收到的數據不是數據幀頭，最後查驗，是第一包數據的一部分，然後纔是第二包
2020-04-24 07:57:44
原创 vivado Mark debug 方式添加測試端口
在線調試，可以用ila，也可以用debug。平時我都用的ila或者chipscope。但是在block開發方式下，module裏面不能含有IP核，否則add module失敗。當然也可以把module封裝成IP核，然後在bloc
2020-04-24 07:57:44
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原创 fpga 如何用VIO
在硬件調試過程中，經常會遇到這種情況。我們需要抓的時序可能剛上電的時候就有，等我們開始抓取波形的時候，該時序已經不能正常獲取了。這就需要我們添加一個VIO ，下載完代碼以後，觸發VIO 產生一個使能信號，用該使能信號做邏輯觸發
2020-04-24 07:57:44
原创 CSDN博文如何轉載
在參考“如何快速轉載CSDN中的博客”後，由於自己不懂html以及markdown相關知識，所以花了一些時間來弄明白怎麼轉載博客，以下爲轉載CSDN博客步驟和一些知識小筆記。 參考博客原址：http://blog.csdn.
2020-04-23 03:54:11
原创 VIVADO inout 端口的使用
使用2018.1版本編譯帶有INOUT 端口的代碼，代碼邏輯沒問題，寫了三態控制。但是下板子，inout端口輸入數據一直是0。 最終查找原因，看RTL級原理圖，並沒有三態控制，端口信號只是被認爲一個簡單的輸出信號。 後來，用IOBUF 代
2020-04-23 03:54:11
原创 DDR 學習4 不用AXI 方式的DDR IP核控制
ddr 400M mig 200M user 200M ddr data_width 64 user data_width256 https://blog.csdn.net/MaoChuangAn/article/details/8526
2020-04-22 01:31:48
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