原创 Altium Designer 10.0 使用教程
總體設計順序： 新建集成庫（.library） –> 新建原理圖（.sch） –> 新建PCB（.pcb） 第一部分：新建集成庫 1、建立集成庫工程 1）新建（new）–>工程（project） –>集成庫（libra
2020-06-19 19:01:13
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原创 Altium Designer 問題footprint not found
用altium designer畫好自己的集成庫的.更新PCB的時候發現出現footprint not found 在網上搜了很多方法都不管用,後來偶爾看到有朋友提醒,將自己的集成的庫的順序王上移動.就能有效解決. 進入altiu
2020-06-19 17:55:44
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原创 FPGA中USB-blaster使用順序
USB Blaster 下載器的使用，有一定的順序，不然很可能會燒壞 FPGA。 筆者一般按照以下順序來使用： 1） 關閉板卡電源，通過 USB Blaster 下載器連接 PC 與硬件平臺； 2） 開啓板卡電源，通過 Qu
2020-06-19 17:55:44
原创 FPGA 學習之路（九）SPI協議通信
SPI通信協議 SPI是同步串行通信接口。 SPI是英語Serial Peripheral Interface的縮寫，顧名思義就是串行外圍設備接口。SPI是一種高速的、全雙工、同步通信總線，標準的SPI也僅僅使用4個引腳，常用於
2020-06-19 17:55:44
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原创 FPGA 學習之路（八）深入理解狀態機
狀態機定義及分類 什麼是狀態機：狀態機通過不同的狀態遷移來完成特定的邏輯操作（時序操作） 狀態機的分類：Moore型狀態機和Mealy型狀態機 Moore型：狀態機的變化只與當前的狀態有關 Mealy型：狀態機的變化不僅與當前的
2020-06-19 17:55:44
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原创 在Quartus II 13.1裏RTL視圖問題
我在Quartus II 13.1寫了一個加法器，程序如下 `timescale 1ns/1ns module Counter_Design ( //global clock input
2020-06-19 17:55:44
原创 FPGA 學習筆記（十二） 如何用串口發送32位數據？
在筆者之前所用的串口中，串口一次只能發送數據爲8位，這跟串口通信的協議方式有關係。而最近筆者的項目中需要用到一次發送32位的數據。筆者最開始想到的是32位數據發送4次。 爲了不改動原來的串口通信協議驅動，筆者設計瞭如下發送方式：
2020-06-19 17:55:44
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原创 數字信號處理--語音信號處理
摘 要 語音信號處理是研究用數字信號處理技術對語音信號進行處理的一門學科。語音信號處理的目的是得到某些參數以便高效傳輸或存儲，或者是用於某種應用。本設計利用計算機Windows下的錄音機錄入一句語音信號，在Matlab平臺上對其進行時域分
2020-06-19 17:55:44
原创 Sublime Text 便捷方式
Sublime 列編輯 Windows： －鼠標右鍵＋Shift －或者鼠標中鍵 －增加選擇：Ctrl，減少選擇：Alt Sublime 一個tab鍵代表四個空格
2020-06-19 17:55:44
原创 STM32 --UART串口通信
UART串口時序 UART串口協議參考下面文章： http://blog.csdn.net/gogomusic/article/details/54767502 UART串口配置 1）串口時鐘使能。串口作爲 STM32 的一個
2020-02-21 11:30:01
原创 FPGA 學習筆記（十一） VGA驅動的實現
VGA時序圖 1）行掃描時序圖 a：行同步時期，掃描地址的復位 b：行消隱後肩，掃描地址轉移後的穩定等待準備期 c：行顯示時期，數據有效區域 d：行消隱前肩，掃描地址轉移的準備 e：行掃描總時間，一行掃描的總時間 2）場
2020-02-21 11:30:01
原创 FPGA 學習之路（二） 管腳鎖定的兩種方法
方法一： 1）在工程文件夾下面新建一個txt文件（或csv文件），按如下格式編寫管教分配內容。注意：逗號是英文標點 To, Location clk, PIN_T1 rst_n, PIN_
2020-02-21 11:30:01
原创 帶PLL的全局時鐘管理模塊
模塊設計步驟： 1）板卡開機上電。上電50ms延時。 2）開始啓動PLL。PLL不能被複位，保證工作期間只有一次上電配置機會。 3）PLL之後綜合鎖相信號、外部復位信號，實現”異步復位，同步釋放”的復位邏輯。 設計過程： 在每
2020-02-21 11:30:01
原创 Verilog中`define、parameter、localparam三者的區別及舉例
1、概述 define：作用 -> 常用於定義常量可以跨模塊、跨文件; 範圍 -> 整個工程; paramete
2020-02-21 11:30:01
原创 FPGA 學習筆記 （十） PLL核的定製
通常我們板子上所帶的系統時鐘是50Mhz，如果我們需要更高的頻率就需要使用pll核，通過鎖相環將頻率倍頻到更高的頻率。 我們採用將系統時鐘50Mhz倍頻到100Mz來講解： 1）選擇tools→MegaWizard Plug-I
2020-02-21 11:30:01