通常我們板子上所帶的系統時鐘是50Mhz，如果我們需要更高的頻率就需要使用pll核，通過鎖相環將頻率倍頻到更高的頻率。
我們採用將系統時鐘50Mhz倍頻到100Mz來講解：
1）選擇tools→MegaWizard Plug-In Manager
2）選擇“Creat a new custom megafunction variation”，然後Next。
3）接着選擇我們所需要的IP核，如圖所示進行設置。
● 選擇IP核爲“I/O ALTPLL”。
● 器件系列爲“Cyclone IV E”。
● 選擇語言爲“Verilog”。
●輸入工程所在的路徑，並且在最後面加上一個名稱，然後點擊Next。
4） 接着來到了PLL的參數配置頁面，做如圖所示的設置。然後點擊Next進入下一個頁面。
● 選擇器件的速度等級“8”。
● 選擇輸入系統時鐘“50MHz”。
5） Input/lock頁面中，如圖3.14所示進行設置，接着點擊Next進入下一個頁面。
● 引出該PLL硬核的’areset’信號，這是該PLL硬核的異步復位信號，高電平有效。
● 引出該PLL硬核的’locked’信號，該信號用於指示PLL是否完成內部初始化，已經可以正常輸出了高電平有效。
6） 這裏有5個可選的時鐘輸出通道，通常我們只用第一個通道其他不用 設置。
● 勾選“Use this clock”，表示使用該時鐘輸出信號。
● 輸入乘法因子爲2，除法因子爲1。相移爲0，佔空比爲50%。
7） 配置完成後，最後在Summary頁面，如圖3.16所示，不勾選任何文件。點擊Finish完成PLL的配置。
8）在相關問價夾中生成的文件如下，可直接複製如下文件到工程中使用。
若需要定製其他頻率的pll核，不用再按照如上步驟新建pll，可在原有pll核中修改：
打開syspll文件找到defparam部分
clko_divide_by 爲除法因子
clko_multiply_by 爲乘法因子
input_frequency 表示時鐘週期爲20000ps 即20ns或50MHZ
最後選擇相關器件。
