帶PLL的全局時鐘管理模塊

模塊設計步驟：
1）板卡開機上電。上電50ms延時。

2）開始啓動PLL。PLL不能被複位，保證工作期間只有一次上電配置機會。

3）PLL之後綜合鎖相信號、外部復位信號，實現”異步復位，同步釋放”的復位邏輯。

設計過程：
在每個FPGA–>src文件夾中有這樣三個文件：

sys_pll中是鎖相生成的pll時鐘
system_init_delay是開機上電50ms
system_ctrl_pll是例化前兩個文件，並對輸出的pll時鐘和外部復位信號實現“異步復位，同步釋放”的復位邏輯。
最後的輸入輸出信號爲：

`timescale 1 ns / 1 ns
module system_ctrl_pll
(
    //global clock
    input               clk,
    input               rst_n,

    //synced signal
    output              clk_c0, //clock output  
    output              sys_rst_n   //system reset
);

三個文件通常放在一起使用，在頂層文件中直接例化上述輸入輸出信號，其他文件中的時鐘和復位信號用例化後的信號。