最近在研究SignalTap，翻了許多博客，也請教了好多前輩，收穫了不少，在此做一個總結。
我用的Quartus II版本是64-Bit Version 15.0.2 Build 153，所用的語言是VHDL。
首先說一下SignalTap和ModuleSim的區別，很顯然這是兩個不同的東西，SignalTap是集成於Quartus II的，是通過JTAG來抓取實際信號用於分析的，而ModuleSim則是獨立於Quartus II，是用於進行功能仿真的一個軟件。
一般的話，用ModuleSim進行功能仿真肯定是第一步，功能驗證正確之後，再將代碼燒寫到板子裏去，查看運行結果，這時候我們就需要用到SignalTap這個工具。這個工具位於Tools->SignalTap II Logic Analyzer裏面。
打開SignalTap這個軟件，可以看到他大致分爲以下幾部分。
這部分是JTAG Chain，用於顯示JTAG的連接情況、FPGA芯片的名稱以及sof文件的下載。
這部分是用於顯示當前的狀態以及資源消耗等信息。
這部分用於顯示配置信息。Sample depth就是採集的數據的個數，採集的個數越多則需要的RAM的數量就越多，RAM type則是使用的RAM的類型。因爲SignalTap需要佔用資源，所以設置不當有可能導致板子上佈線布不下。
這裏很重要的一個地方就是Trigger，就是設置觸發狀態，比如你要監視的是某個FIFO的輸出，如果你不設置觸發，那麼你一次只能看到FIFO的一個值輸出，而不是一連串的值輸出，可能這邊你還不是很明白，後面會給大家放示意圖。這邊的Node就是設置的觸發信號，下面的Pattern就是觸發的條件，這裏的觸發條件選的是da_ren這個信號置高。當然也可以選擇某個信號上升沿或者下降沿的情況下進行信號捕捉。
這裏是選擇信號的地方，你要選擇什麼信號，就需要在這裏進行添加。
下面將一下具體的使用方法。
首先需要將工程編譯一下，然後進入這個界面，在Signal Configuration的Clock處進行基準時鐘的選擇。
Options這一欄默認是隱藏的，點擊圖中紅框的位置，可以進行顯示。Filter中的幾個選項具有有什麼區別，我也不太清楚，默認的值是SignalTap II:post-fitting，但是這樣的話就會有一些信號找不到，而且信號後面有~，不清楚具體什麼含義。如果要查看所有的信號的話，就選擇SignalTap II: pre-synthesis，暫時不知道這個選項會對結果產生什麼影響，等後續瞭解了會在博客上進行更新。Look in就是將範圍縮小，如果是一個大工程的話，直接點擊List會得到太多的信號，要找到想要的信號就會比較麻煩，Include subentities是說是否包含子模塊，Hierarchy view則是說是否以樹狀展示。一般兩者我們都會進行勾選。
在Signal Configuration的Data部分，選擇Sample depth和RAM，這個按照默認值就行了，如果剩餘的RAM還很多，可以多采樣。
這是添加信號的圖示，後面的Trigger Conditions意思是當滿足某個條件的時候，進行數據採集，否則不採集。把這些設置完了之後，點擊QuartusII界面的Save all，然後進行重新編譯。
接上板子之後，會看到下面這個圖，圖中有顯示當前的芯片名稱。
編譯完成之後進行下載，如果你要下載的是.sof文件，那麼就在上圖的SOF Manager處進行文件下載，如果下載的是.jic文件，那麼就在Programmer中進行下載，其實道理都一樣。
點擊連續運行按鈕，就是上圖中紅框的位置，就可以看到如上圖所示的界面。
可以點擊File->Export將數據導出以進一步分析。導出的數據格式有.csv，.bmp等多種。當然通過停止運行的方式也是可以用來分析數據的。
以上是SignalTap的一些簡單應用，我也還在學習之中，後續也會將更進一步的學習心得更新在博客上。
主要參考資料：
http://blog.csdn.net/k331922164/article/details/47623501
http://blog.csdn.net/pad_nuannuan/article/details/29657053
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