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1.Found clock-sensitive change during active clock edge at time
<time> on register "<name>"
原因：vector source file中時鐘敏感信號（如：數據，允許端，清零，同步加
載等）在時鐘的邊緣同時變化。而時鐘敏感信號是不能在時鐘邊沿變化的。其後
果爲導致結果不正確。
措施：編輯vector source file
2.Verilog HDL assignment warning at <location>: truncated
with size <number> to match size of target (<number>
原因:在HDL設計中對目標的位數進行了設定,如:reg[4:0] a;而默認爲32位,
將位數裁定到合適的大小
措施:如果結果正確,無須加以修正,如果不想看到這個警告,可以改變設定的位數
3.All reachable assignments to data_out(10) assign '0', register
removed by optimization
原因:經過綜合器優化後，輸出端口已經不起作用了
4.Following 9 pins have nothing, GND, or VCC driving datain port --
changes to this connectivity may change fitting results
原因:第9腳，空或接地或接上了電源
措施:有時候定義了輸出端口，但輸出端直接賦‘0’，便會被接地，賦‘1’接電源。
如果你的設計中這些端口就是這樣用的，那便可以不理會這些warning
5.Found pins ing as undefined clocks and/or memory enables
原因:是你作爲時鐘的PIN沒有約束信息。可以對相應的PIN做一下設定就行了。
主要是指你的某些管腳在電路當中起到了時鐘管腳的作用，比如flip-flop的clk
管腳，而此管腳沒有時鐘約束，因此QuartusII把“clk”作爲未定義的時鐘。
措施:如果clk不是時鐘，可以加“not clock”的約束；如果是，可以在clock
setting當中加入；在某些對時鐘要求不很高的情況下，可以忽略此警告或在這
裏修改:Assignments>Timing analysis settings...>Individual
clocks...>...
6.Timing characteristics of device EPM570T144C5 are preliminary
原因:因爲MAXII 是比較新的元件在 QuartusII 中的時序並不是正式版的,要
等 Service Pack
措施:隻影響 Quartus 的 Waveform
7.Warning: Clock latency analysis for PLL offsets is supported for the
current device family, but is not enabled
措施:將setting中的timing Requirements&Option-->More Timing
Setting-->setting-->Enable Clock Latency中的on改成OFF
8.Found clock high time violation at 14.8 ns on register
"|counter|lpm_counter:count1_rtl_0|dffs[11]"
原因:違反了steup/hold時間，應該是後仿真，看看波形設置是否和時鐘沿符
合steup/hold時間
措施:在中間加個寄存器可能可以解決問題
9.warning: circuit may not operate.detected 46 non-operational
paths clocked by clock clk44 with clock skew larger than data delay
原因:時鐘抖動大於數據延時,當時鍾很快，而if等類的層次過多就會出現這種問
題,但這個問題多是在器件的最高頻率中才會出現
措施：setting-->timing Requirements&Options-->Default required
fmax 改小一些，如改到50MHZ
10.Design contains <number> input pin(s) that do not drive logic
原因:輸入引腳沒有驅動邏輯(驅動其他引腳）,所有的輸入引腳需要有輸入邏輯
措施:如果這種情況是故意的,無須理會,如果非故意,輸入邏輯驅動.
11.Warning：Found clock high time violation at 8.9ns on node
'TEST3.CLK'
原因：FF中輸入的PLS的保持時間過短
措施：在FF中設置較高的時鐘頻率
12.Warning: Found 10 node(s) in clock paths which may be acting as
ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in
clock skew
原因:如果你用的 CPLD 只有一組全局時鐘時，用全局時鐘分頻產生的另一個時
鍾在佈線中當作信號處理，不能保證低的時鐘歪斜(SKEW)。會造成在這個時鐘
上工作的時序電路不可靠，甚至每次佈線產生的問題都不一樣。
措施:如果用有兩組以上全局時鐘的 FPGA 芯片，可以把第二個全局時鐘作爲另
一個時鐘用，可以解決這個問題。
13.Critical Warning: Timing requirements were not met. See Report
window for details.
原因：時序要求未滿足，
措施：雙擊Compilation Report-->Time Analyzer-->紅色部分（如clock
setup:'clk'等）-->左鍵單擊list path,查看fmax的SLACK REPORT再根據
提示解決,有可能是程序的算法問題
14.Can't achieve minimum setup and hold requirement <text> along
<number> path(s). See Report window for details.
原因：時序分析發現一定數量的路徑違背了最小的建立和保持時間，與時鐘歪斜
有關,一般是由於多時鐘引起的
措施：利用Compilation Report-->Time Analyzer-->紅色部分（如clock
hold:'clk'等），在slack中觀察是hold time爲負值還是setup time 爲負值，
然後在：Assignment-->Assignment Editor-->To中增加時鐘名(from
node finder)，Assignment Name中增加
和多時鐘有關的Multicycle 和Multicycle Hold選項，如hold time爲負，可
使Multicycle hold的值>multicycle,如設爲2和1。
15: Can't analyze file -- file E://quartusii/*/*.v is missing
原因：試圖編譯一個不存在的文件，該文件可能被改名或者刪除了
措施：不管他，沒什麼影響
16.Warning: Can't find signal in vector source file for input pin
|whole|clk10m
原因：因爲你的波形仿真文件（ vector source file ）中並沒有把所有的輸入
信號(input pin)加進去，對於每一個輸入都需要有激勵源的
17.Error: Can't name logic scfifo0 of instance "inst" --
has same name as current design file
原因：模塊的名字和project的名字重名了
措施：把兩個名字之一改一下，一般改模塊的名字
18.Warning: Using design file lpm_fifo0.v, which is not specified as a
design file for the current project, but contains definitions for 1 design
units and 1 entities in project Info: Found entity 1: lpm_fifo0
原因：模塊不是在本項目生成的，而是直接copy了別的項目的原理圖和源程序
而生成的，而不是用QUARTUS將文件添加進本項目
措施：無須理會，不影響使用
19.Timing characteristics of device <name> are preliminary
原因：目前版本的QuartusII只對該器件提供初步的時序特徵分析
措施：如果堅持用目前的器件，無須理會該警告。關於進一步的時序特徵分析會
在後續版本的Quartus得到完善。
20.Timing Analysis does not support the analysis of latches as
synchronous elements for the currently selected device family
原因：用analyze_latches_as_synchronous_elements setting可以讓
Quaruts II來分析同步鎖存，但目前的器件不支持這個特性
措施：無須理會。時序分析可能將鎖存器分析成迴路。但並不一定分析正確。其
後果可能會導致顯示提醒用戶：改變設計來消除鎖 存器
21.Warning:Found xx output pins without output pin load capacitance
assignment（網友：gucheng82提供）
原因：沒有給輸出管教指定負載電容
措施：該功能用於估算TCO和功耗，可以不理會，也可以在Assignment Editor
中爲相應的輸出管腳指定負載電容，以消除警告
22.Warning: Found 6 node(s) in clock paths which may be acting as
ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in
clock skew
原因：使用了行波時鐘或門控時鐘，把觸發器的輸出當時鍾用就會報行波時鐘，
將組合邏輯的輸出當時鍾用就會報門控時鐘
措施：不要把觸發器的輸出當時鍾，不要將組合邏輯的輸出當時鍾，如果本身如
此設計，則無須理會該警告
23.Warning (10268): Verilog HDL information at lcd7106.v(63):
Always Construct contains both blocking and non-blocking
assignments
原因： 一個always模塊中同時有阻塞和非阻塞的賦值
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