FPGA學習之 std_logic_vector與std_logic的區別

std_logic_vector 是標準邏輯矢量,定義的是長度大於1的變量，需要確定賦值方向 （n downto 0） o （0 downto n）。
std_logic 是長度爲1的邏輯 與bit 相似，只是 bit 只能是'0 ’和'1‘ 而 std_logic有以下九種狀態：U'——初始值，'X'——不定，'0'——0，'1'——1，'Z'——高阻，'W'——弱信號不定，'L'——弱信號0，'H'——弱信號1，'-'——不可能的情況