關於 VHDL 的信號和變量

前幾天做課設，要用 VHDL 這種怪異的硬件語言。我的經驗是：對於 VHDL 不能按照常規的編程語言的執行方式來理解。這篇日誌就算是我對已經會其他編程語言的人寫 VHDL 程序的一點經驗總結。

環境是 IspLever5 。

1. 理解信號（signal）：在一個進程（process）的一次執行中，信號的值只會改變一次（不管被賦了幾次值）。而且，對信號的賦值不是立即生效，而是在進程結束後才生效。輸入（in）、輸出（out）和 buffer 端口默認都是信號。

所以設計思路應該是這樣的：在進程的所有執行分支中，每個輸出信號都應該賦值，不要假定信號可以保存之前的值（儘管手冊上是這麼寫的）。

可以這麼想象：在一個電路中，輸出端口總有電流通過，所以信號總是需要賦值的。

2. 進程實際上類似於回調函數，應該是可重入的（http://zh.wikipedia.org/zh-cn/可重入）。隨時應該想到硬件固有的並行性。

3. 如果需要在進程中修改一個信號，而且後面馬上就要用的修改之後的值，那麼你應該使用變量（variable）：

count: process (x) variable cnt : integer := -1; begin cnt:=cnt+1; end process;

這裏的變量就跟我們的通常的編程語言裏的變量有着同樣的行爲：賦值語句會立即生效，前後順序執行（信號賦值是前後順序執行的嗎？我對此持懷疑態度。。。）。

變量的可見域是一個進程，但生命週期是整個結構體（architecture）。按照手冊上說的，下次進程執行的時候，變量會具有之前的值，但我在實際運行程序的時候，這一點並不一定能保證。